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NTIS 바로가기In this thesis, CML(current mode logic) frequency divider for PLL(phase-locked loop) is designed with 0.18 μm CMOS process. The frequency divider is composed of the differential pair and cross-coupled inverter which work as a Master-Slave latch. An inductive peaking technology is applied in the divi...
저자 | 박정웅 |
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학위수여기관 | 충북대학교 |
학위구분 | 국내석사 |
학과 | 반도체공학과(원) |
지도교수 | 김남수 |
발행연도 | 2014 |
총페이지 | vi,45p. |
키워드 | CML Frequency divider PLL Inductive peaking Master-Slave |
언어 | kor |
원문 URL | http://www.riss.kr/link?id=T13476061&outLink=K |
정보원 | 한국교육학술정보원 |
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