집적회로 기술의 발전으로 시스템-온-칩의 제어 회로를 위한 저전압 CMOS 소자와 입출력 회로를 위한 고전압 소자를 동시에 구현할 수 있는 고전압 집적회로 공정기술의 필요성이 제기되었다. 최근에는 다양한 응용과 고집적화에 대한 요구가 증가하여 고성능을 갖는 소자를 같은 면적에 더 많이 집적해야 한다. 일반적으로 여러 종류의 소자들을 함께 집적시키는 경우 제작 공정을 단순화하기 어렵다. 그로인해 시스템-온-칩의 제조 공정 기술은 더욱 복잡해진다. 반면에 비용 절감을 위한 과도한 공정 단순화는 소자의 전기적인 특성 저하를 야기할 수 있다. 결과적으로 새로운 응용에 적합한 고성능 고전압 소자 구현을 위해서는 일반적인 소자 특성과 공정 ...
집적회로 기술의 발전으로 시스템-온-칩의 제어 회로를 위한 저전압 CMOS 소자와 입출력 회로를 위한 고전압 소자를 동시에 구현할 수 있는 고전압 집적회로 공정기술의 필요성이 제기되었다. 최근에는 다양한 응용과 고집적화에 대한 요구가 증가하여 고성능을 갖는 소자를 같은 면적에 더 많이 집적해야 한다. 일반적으로 여러 종류의 소자들을 함께 집적시키는 경우 제작 공정을 단순화하기 어렵다. 그로인해 시스템-온-칩의 제조 공정 기술은 더욱 복잡해진다. 반면에 비용 절감을 위한 과도한 공정 단순화는 소자의 전기적인 특성 저하를 야기할 수 있다. 결과적으로 새로운 응용에 적합한 고성능 고전압 소자 구현을 위해서는 일반적인 소자 특성과 공정 파라미터의 상충관계 (trade-off)를 이용하는 것만으로는 한계가 있다. 그러므로 본 논문에서는 표준 고전압 CMOS 공정에서 효과적으로 소자의 성능을 향상시키는 방법을 제안하였다. 첫 번째 주제인 문턱전압 이하의 험프를 억제하는 방법은 누설전류와 문턱전압이하 스윙을 감소시켜서 저전력 응용에 적용 가능하고, 두 번째 주제인 분리 게이트 원리를 이용한 방법은 채널 내부의 비대칭 문턱전압을 갖도록 하여 트랜스컨덕턴스와 출력저항을 동시에 향상시킨다. 그러므로 아날로그 응용에 적합하다. MOSFET의 문턱전압은 중요하지만 조절이 용이한 파라미터이다. 표준 고전압 공정에서는 추가 공정 없이도 문턱전압 조절이 가능하므로 기술적으로 간단하고 비용면에서도 효율적으로 소자 성능을 향상시킬 수 있다. 3장에서는 고전압 소자에서 문턱전압 이하의 험프특성을 설명하고, 효과적으로 문턱전압이하 험프를 억제시키는 방법을 제안하였다. 첫 번째는 H형 게이트와 유사하게 채널 내에서 게이트 산화막을 일정하게 유지하도록 하는 방법이다. 두 번째는 국부적으로 게이트의 일함수를 조절하는 방법이다. 제안하는 두 가지 방법으로 험프를 발생시키는 기생 소자의 낮은 문턱전압을 보상하여 험프 특성을 제거하였다. 4장에서는 비대칭 채널을 갖는 고전압 LAC (lateral asymmetric channel) 소자를 제작하고 전기적 특성을 확인하였다. LAC 구조는 주로 고전압 MOSFET의 기생 트랜지스터 특성을 줄이기 위해서 사용하지만, 본 논문에서는 분리 게이트 원리를 이용한 LAC 구조의 소자 성능 향상을 확인하였다. 소스 측 채널의 도핑이 드레인 측보다 높으면 소스 측 채널의 문턱전압이 증가하여 채널의 저항과 채널 내부 전위를 변화시키고, 채널 내부의 수평 전계의 크기를 증가시킨다. 결과적으로 캐리어들의 드리프트 속도를 높이게 되어 소자의 트랜스컨덕턴스를 7 % 향상시켰다. 또한 변화된 채널 내부 전위는 드레인 공핍층이 채널 영역으로 확장을 억제시키는 스크린 효과를 발생시켜, 채널길이변조가 감소하게 되고 출력저항이 78 % 증가하였다. 5장에서는 이중 게이트 산화막을 갖는 고전압 DGOX (dual gate oxide) 소자를 제안하였다. DGOX 구조는 소스 측의 게이트 산화막이 드레인 측보다 두껍게 형성되어서 소스 측 채널 영역의 문턱전압이 드레인 측 채널 영역보다 높아진다. DGOX 구조도 LAC 소자와 동일하게 채널 전위를 변화시켜서 전기적 특성을 향상시키게 된다. 트랜스컨덕턴스는 20 %, 출력저항은 73 % 향상되었다. 6장에서는 이중 일함수 게이트를 갖는 고전압 DWFG (dual work-function gate) 소자를 제안하였다. DWFG 구조는 소스와 드레인 측의 다결정 실리콘 게이트가 각각 p+ 와 n+로 도핑된 구조이며, 게이트의 일함수를 조절하기 위해서 소스/드레인 이온 주입을 이용하였다. 게이트에서 일함수는 평탄밴드전압을 변화시켜서 문턱전압에 영향을 준다. DWFG 구조도 채널의 문턱전압을 비대칭으로 형성시켜서 전위분포에 영향을 주고, 이는 채널 내부에서 수평 전계의 크기를 증가시킨다. DWFG 소자의 기본개념도 분리 게이트 원리와 동일하다. 그러므로 제작된 소자들의 트랜스컨덕턴스와 출력저항이 각각 20 % 와 40 % 증가하였다. 추가로 DWFG의 p+/n+ 다결정 실리콘 게이트의 길이 변화에 대한 전기적 특성 영향도 확인하였다. 실험 결과로는 p+ 다결정 실리콘 게이트 길이가 짧을수록 트랜스컨덕턴스가 최대가 되었고, p+/n+ 다결정 실리콘 게이트길이가 동일할 때는 출력저항이 최대가 되었다. 따라서 p+/n+ 다결정 실리콘 게이트길이는 MOSFET의 채널 폭 (W) 과 길이 (L)처럼 아날로그 회로의 성능을 최적화 시키는 설계 파라미터로 사용할 수 있다.
집적회로 기술의 발전으로 시스템-온-칩의 제어 회로를 위한 저전압 CMOS 소자와 입출력 회로를 위한 고전압 소자를 동시에 구현할 수 있는 고전압 집적회로 공정기술의 필요성이 제기되었다. 최근에는 다양한 응용과 고집적화에 대한 요구가 증가하여 고성능을 갖는 소자를 같은 면적에 더 많이 집적해야 한다. 일반적으로 여러 종류의 소자들을 함께 집적시키는 경우 제작 공정을 단순화하기 어렵다. 그로인해 시스템-온-칩의 제조 공정 기술은 더욱 복잡해진다. 반면에 비용 절감을 위한 과도한 공정 단순화는 소자의 전기적인 특성 저하를 야기할 수 있다. 결과적으로 새로운 응용에 적합한 고성능 고전압 소자 구현을 위해서는 일반적인 소자 특성과 공정 파라미터의 상충관계 (trade-off)를 이용하는 것만으로는 한계가 있다. 그러므로 본 논문에서는 표준 고전압 CMOS 공정에서 효과적으로 소자의 성능을 향상시키는 방법을 제안하였다. 첫 번째 주제인 문턱전압 이하의 험프를 억제하는 방법은 누설전류와 문턱전압이하 스윙을 감소시켜서 저전력 응용에 적용 가능하고, 두 번째 주제인 분리 게이트 원리를 이용한 방법은 채널 내부의 비대칭 문턱전압을 갖도록 하여 트랜스컨덕턴스와 출력저항을 동시에 향상시킨다. 그러므로 아날로그 응용에 적합하다. MOSFET의 문턱전압은 중요하지만 조절이 용이한 파라미터이다. 표준 고전압 공정에서는 추가 공정 없이도 문턱전압 조절이 가능하므로 기술적으로 간단하고 비용면에서도 효율적으로 소자 성능을 향상시킬 수 있다. 3장에서는 고전압 소자에서 문턱전압 이하의 험프특성을 설명하고, 효과적으로 문턱전압이하 험프를 억제시키는 방법을 제안하였다. 첫 번째는 H형 게이트와 유사하게 채널 내에서 게이트 산화막을 일정하게 유지하도록 하는 방법이다. 두 번째는 국부적으로 게이트의 일함수를 조절하는 방법이다. 제안하는 두 가지 방법으로 험프를 발생시키는 기생 소자의 낮은 문턱전압을 보상하여 험프 특성을 제거하였다. 4장에서는 비대칭 채널을 갖는 고전압 LAC (lateral asymmetric channel) 소자를 제작하고 전기적 특성을 확인하였다. LAC 구조는 주로 고전압 MOSFET의 기생 트랜지스터 특성을 줄이기 위해서 사용하지만, 본 논문에서는 분리 게이트 원리를 이용한 LAC 구조의 소자 성능 향상을 확인하였다. 소스 측 채널의 도핑이 드레인 측보다 높으면 소스 측 채널의 문턱전압이 증가하여 채널의 저항과 채널 내부 전위를 변화시키고, 채널 내부의 수평 전계의 크기를 증가시킨다. 결과적으로 캐리어들의 드리프트 속도를 높이게 되어 소자의 트랜스컨덕턴스를 7 % 향상시켰다. 또한 변화된 채널 내부 전위는 드레인 공핍층이 채널 영역으로 확장을 억제시키는 스크린 효과를 발생시켜, 채널길이변조가 감소하게 되고 출력저항이 78 % 증가하였다. 5장에서는 이중 게이트 산화막을 갖는 고전압 DGOX (dual gate oxide) 소자를 제안하였다. DGOX 구조는 소스 측의 게이트 산화막이 드레인 측보다 두껍게 형성되어서 소스 측 채널 영역의 문턱전압이 드레인 측 채널 영역보다 높아진다. DGOX 구조도 LAC 소자와 동일하게 채널 전위를 변화시켜서 전기적 특성을 향상시키게 된다. 트랜스컨덕턴스는 20 %, 출력저항은 73 % 향상되었다. 6장에서는 이중 일함수 게이트를 갖는 고전압 DWFG (dual work-function gate) 소자를 제안하였다. DWFG 구조는 소스와 드레인 측의 다결정 실리콘 게이트가 각각 p+ 와 n+로 도핑된 구조이며, 게이트의 일함수를 조절하기 위해서 소스/드레인 이온 주입을 이용하였다. 게이트에서 일함수는 평탄밴드전압을 변화시켜서 문턱전압에 영향을 준다. DWFG 구조도 채널의 문턱전압을 비대칭으로 형성시켜서 전위분포에 영향을 주고, 이는 채널 내부에서 수평 전계의 크기를 증가시킨다. DWFG 소자의 기본개념도 분리 게이트 원리와 동일하다. 그러므로 제작된 소자들의 트랜스컨덕턴스와 출력저항이 각각 20 % 와 40 % 증가하였다. 추가로 DWFG의 p+/n+ 다결정 실리콘 게이트의 길이 변화에 대한 전기적 특성 영향도 확인하였다. 실험 결과로는 p+ 다결정 실리콘 게이트 길이가 짧을수록 트랜스컨덕턴스가 최대가 되었고, p+/n+ 다결정 실리콘 게이트길이가 동일할 때는 출력저항이 최대가 되었다. 따라서 p+/n+ 다결정 실리콘 게이트길이는 MOSFET의 채널 폭 (W) 과 길이 (L)처럼 아날로그 회로의 성능을 최적화 시키는 설계 파라미터로 사용할 수 있다.
Integration of high-voltage devices into the advanced low-voltage CMOS technology is continuously required for input and output interface circuits of various system-on-a-chip (SoC) applications. The demand for higher levels of integration has driven the evolution of more complex and costly processes...
Integration of high-voltage devices into the advanced low-voltage CMOS technology is continuously required for input and output interface circuits of various system-on-a-chip (SoC) applications. The demand for higher levels of integration has driven the evolution of more complex and costly processes. Not only must more devices fit into the same die area, but the performance of these devices has to be steadily improved to satisfy new applications. On the other hand, excessive process simplicity in order to reduce fabrication cost could degrade device performances. This thesis presents performance improvement techniques of high-voltage MOSFETs in a 0.18-μm 20-V class CMOS technology for SoC applications. The proposed techniques are very simple and cost-effective because only local threshold voltage control in the channel was used. In addition, the threshold voltage can be controlled easily and no additional fabrication steps are required. Two simple techniques to suppress subthreshold hump for high-voltage MOSFETs are demonstrated in Chapter Ⅲ. Both proposed techniques were used to slight layout modification. Firstly, the uniform gate oxide approach was based on the concept of an H-shaped gate layout design. Secondly, the gate work-function control approach was based on local ion implantation. The proposed methods are effective to eliminate the inverse narrow channel effect as well as the I-V hump in the subthreshold regime. Chapter Ⅳ describes a high-voltage MOSFET with lateral asymmetric channel (LAC) structure using a baseline p-well. The LAC structure is based on a split-gate structure. The source-side channel doping concentration of the LAC MOSFET is higher than the drain-side channel one. The LAC structure creates lateral asymmetric threshold voltage, thus step potential distribution induced by the LAC structure generates an additional electric field peak in the channel. This additional lateral electric field peak can enhance the carrier velocity along the channel. As a result, the increased carrier velocity improved the transconductance by 7 %. In addition, the step potential along the channel suppresses channel length modulation, therefore, the output resistance was enhanced by 78 % compared to the conventional HV device with uniform channel doping concentration. Chapter Ⅴ proposes a high-voltage MOSFET with dual gate oxide (DGOX) structure. The DGOX structure is an alternative of the split-gate structure. For DGOX device, the gate oxide of the source-side channel is thicker than that of the drain-side channel. The modulated gate oxide thickness along the channel also results in lateral asymmetric threshold voltage. The transconductance and output resistance of the DGOX device were improved by 20 % and 70 %, respectively, compared to the conventional HV device with single gate oxide structure. Chapter Ⅵ suggests a high-voltage dual work-function gate (DWFG) MOSFET. The DWFG structure is formed simply by using the p+ and n+ ion implantation to control the gate work-function. The gate with different work-functions also affects the threshold voltage and channel potential. Consequently, the transconductance and output resistance of the DWFG device were improved by 20 % and 40 %, respectively, compared to the conventional HV device with single work-function gate. We also discuss the electrical characteristics of the DWFG device with regards to the p+ and n+ gate length ratio. The DWFG device with the shortest p+ gate length showed the highest transconductance. On the other hand, the DWFG device with identical p+ and n+ gate length showed the highest output resistance.
Integration of high-voltage devices into the advanced low-voltage CMOS technology is continuously required for input and output interface circuits of various system-on-a-chip (SoC) applications. The demand for higher levels of integration has driven the evolution of more complex and costly processes. Not only must more devices fit into the same die area, but the performance of these devices has to be steadily improved to satisfy new applications. On the other hand, excessive process simplicity in order to reduce fabrication cost could degrade device performances. This thesis presents performance improvement techniques of high-voltage MOSFETs in a 0.18-μm 20-V class CMOS technology for SoC applications. The proposed techniques are very simple and cost-effective because only local threshold voltage control in the channel was used. In addition, the threshold voltage can be controlled easily and no additional fabrication steps are required. Two simple techniques to suppress subthreshold hump for high-voltage MOSFETs are demonstrated in Chapter Ⅲ. Both proposed techniques were used to slight layout modification. Firstly, the uniform gate oxide approach was based on the concept of an H-shaped gate layout design. Secondly, the gate work-function control approach was based on local ion implantation. The proposed methods are effective to eliminate the inverse narrow channel effect as well as the I-V hump in the subthreshold regime. Chapter Ⅳ describes a high-voltage MOSFET with lateral asymmetric channel (LAC) structure using a baseline p-well. The LAC structure is based on a split-gate structure. The source-side channel doping concentration of the LAC MOSFET is higher than the drain-side channel one. The LAC structure creates lateral asymmetric threshold voltage, thus step potential distribution induced by the LAC structure generates an additional electric field peak in the channel. This additional lateral electric field peak can enhance the carrier velocity along the channel. As a result, the increased carrier velocity improved the transconductance by 7 %. In addition, the step potential along the channel suppresses channel length modulation, therefore, the output resistance was enhanced by 78 % compared to the conventional HV device with uniform channel doping concentration. Chapter Ⅴ proposes a high-voltage MOSFET with dual gate oxide (DGOX) structure. The DGOX structure is an alternative of the split-gate structure. For DGOX device, the gate oxide of the source-side channel is thicker than that of the drain-side channel. The modulated gate oxide thickness along the channel also results in lateral asymmetric threshold voltage. The transconductance and output resistance of the DGOX device were improved by 20 % and 70 %, respectively, compared to the conventional HV device with single gate oxide structure. Chapter Ⅵ suggests a high-voltage dual work-function gate (DWFG) MOSFET. The DWFG structure is formed simply by using the p+ and n+ ion implantation to control the gate work-function. The gate with different work-functions also affects the threshold voltage and channel potential. Consequently, the transconductance and output resistance of the DWFG device were improved by 20 % and 40 %, respectively, compared to the conventional HV device with single work-function gate. We also discuss the electrical characteristics of the DWFG device with regards to the p+ and n+ gate length ratio. The DWFG device with the shortest p+ gate length showed the highest transconductance. On the other hand, the DWFG device with identical p+ and n+ gate length showed the highest output resistance.
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