본 연구에서는 산화 주석 피 타입 투명 박막 트랜지스터 제작 시, 다른 공기 중 채널층 증착온도, 후속열처리 그리고 게이트 절연체의 최적 공정 조건을 조사하였다. 먼저, 100ºC에서 180ºC까지의 증착 온도에서, 증착 온도가 증가할수록 전계 효과 이동도가 감소하고 턴온 전압이 음의 방향으로 이동했는데, ...
본 연구에서는 산화 주석 피 타입 투명 박막 트랜지스터 제작 시, 다른 공기 중 채널층 증착온도, 후속열처리 그리고 게이트 절연체의 최적 공정 조건을 조사하였다. 먼저, 100ºC에서 180ºC까지의 증착 온도에서, 증착 온도가 증가할수록 전계 효과 이동도가 감소하고 턴온 전압이 음의 방향으로 이동했는데, 결정 경계 전하 트랩 메커니즘(grain boundary charge trappingmechanism)에 근거하여 결정 크기의 감소가 주요한 원인이다. 두 번째로, X-ray photoelectron spectroscopy (XPS)와 x-ray diffraction (XRD) 데이터로부터 공기 중 열처리 온도가 올라갈수록 산화 주석의 결정이 SnO에서 SnO2로 부분적으로 변형되는 것이 나타났다. 25 nm 채널 두께의 피 타입 산화 주석 TFT의 전기적 특성은 230ºC, 1 시간 공기 중 열처리 했을 때 향상되었다. 세 번째로, thermal SiO2, plasma-enhanced chemical vapor deposition(PECVD) SiNx, 150oC에서 증착한 PECVD SiOx, 300ºC에서 증착한 PECVD SiOx를 각각 게이트 절연체로 산화 주석 TFT가 제작되었다. 그리고 150ºC에서 증착한 PECVD SiOx를 이용한 소자는 높은 전계 효과 이동도 (=4.86 cm2/Vs), 작은 subthreshold swing (=0.7 V/decade), 그리고 0 (V)에 가까운 턴온 전압으로 우수한 전기적 특성을 보였다. X-ray diffraction 데이터와 localized-trap-states model에 근거하면, 산화 주석 박막의 작은 결정 크기 때문에 줄어든 캐리어 농도와 증가된 캐리어 이동도가 150ºC에서 증착한 PECVD를 사용한 소자의 높은 전기적 특성을 야기하는 메커니즘이라고 여겨진다. 우리의 실험 결과는 피 타입 산화 주석 TFT의 전기적 특성을 향상시키는 공기 중 채널층 증착 온도, 후속 열처리 그리고 게이트 절연체 공정 조건의 최적화를 보여준다.
본 연구에서는 산화 주석 피 타입 투명 박막 트랜지스터 제작 시, 다른 공기 중 채널층 증착온도, 후속열처리 그리고 게이트 절연체의 최적 공정 조건을 조사하였다. 먼저, 100ºC에서 180ºC까지의 증착 온도에서, 증착 온도가 증가할수록 전계 효과 이동도가 감소하고 턴온 전압이 음의 방향으로 이동했는데, 결정 경계 전하 트랩 메커니즘(grain boundary charge trapping mechanism)에 근거하여 결정 크기의 감소가 주요한 원인이다. 두 번째로, X-ray photoelectron spectroscopy (XPS)와 x-ray diffraction (XRD) 데이터로부터 공기 중 열처리 온도가 올라갈수록 산화 주석의 결정이 SnO에서 SnO2로 부분적으로 변형되는 것이 나타났다. 25 nm 채널 두께의 피 타입 산화 주석 TFT의 전기적 특성은 230ºC, 1 시간 공기 중 열처리 했을 때 향상되었다. 세 번째로, thermal SiO2, plasma-enhanced chemical vapor deposition(PECVD) SiNx, 150oC에서 증착한 PECVD SiOx, 300ºC에서 증착한 PECVD SiOx를 각각 게이트 절연체로 산화 주석 TFT가 제작되었다. 그리고 150ºC에서 증착한 PECVD SiOx를 이용한 소자는 높은 전계 효과 이동도 (=4.86 cm2/Vs), 작은 subthreshold swing (=0.7 V/decade), 그리고 0 (V)에 가까운 턴온 전압으로 우수한 전기적 특성을 보였다. X-ray diffraction 데이터와 localized-trap-states model에 근거하면, 산화 주석 박막의 작은 결정 크기 때문에 줄어든 캐리어 농도와 증가된 캐리어 이동도가 150ºC에서 증착한 PECVD를 사용한 소자의 높은 전기적 특성을 야기하는 메커니즘이라고 여겨진다. 우리의 실험 결과는 피 타입 산화 주석 TFT의 전기적 특성을 향상시키는 공기 중 채널층 증착 온도, 후속 열처리 그리고 게이트 절연체 공정 조건의 최적화를 보여준다.
We investigate optimum fabrication condition of p-type transparent thin-film transistors using tin-oxide with different channel layers doposition temperature, air-annealing temperature and gate insulator. First, in deposition temperatures ranging from 100 to 180ºC, the field-effect mobility decr...
We investigate optimum fabrication condition of p-type transparent thin-film transistors using tin-oxide with different channel layers doposition temperature, air-annealing temperature and gate insulator. First, in deposition temperatures ranging from 100 to 180ºC, the field-effect mobility decreases and the turn-on voltage moves to the negative direction as the deposition temperature increases, which is mainly attributed to the decrease of the grain size based on the grain boundary charge trapping mechanism. Second, from the x-ray photoelectron spectroscopy (XPS) and x-ray diffraction (XRD) data, it is demonstrated that the phase of tin oxide partially transforms from SnO to SnO2 with an increasing air-annealing process. The electrical performance of the p-type tin-oxide TFT with a channel thickness of 25-nm exhibits much improved electrical performance when air-annealed at 230ºC for 1 h. Third, the SnO TFTs are fabricated with gate insulators of a thermal SiO2, a plasma-enhanced chemical vapor deposition (PECVD) SiNx, a 150ºC-deposited PEVCD SiOx, and a 300ºC-eposited PECVD SiOx, respectively, and the device fabricated with a 150ºC-deposited PEVCD SiOx exhibits the best electrical performance including a high field-effect mobility (=4.86 cm2/Vs), a small subthreshold swing (=0.7 V/decade), and a turn-on voltage around 0 (V). Based on the X-ray diffraction data and a localized-trap-states model, the reduced carrier concentration and the increased carrier mobility due to the small grain size of the SnO thin-film is considered as a possible mechanism causing the high electrical performance of the device fabricated with a 150ºC-deposited PECVD SiOx gate. Our experimental results show that there is an optimum air-annealing temperature, channel layers doposition temperature and gate insulator which can improve the electrical performance in p-type tin-oxide TFTs.
We investigate optimum fabrication condition of p-type transparent thin-film transistors using tin-oxide with different channel layers doposition temperature, air-annealing temperature and gate insulator. First, in deposition temperatures ranging from 100 to 180ºC, the field-effect mobility decreases and the turn-on voltage moves to the negative direction as the deposition temperature increases, which is mainly attributed to the decrease of the grain size based on the grain boundary charge trapping mechanism. Second, from the x-ray photoelectron spectroscopy (XPS) and x-ray diffraction (XRD) data, it is demonstrated that the phase of tin oxide partially transforms from SnO to SnO2 with an increasing air-annealing process. The electrical performance of the p-type tin-oxide TFT with a channel thickness of 25-nm exhibits much improved electrical performance when air-annealed at 230ºC for 1 h. Third, the SnO TFTs are fabricated with gate insulators of a thermal SiO2, a plasma-enhanced chemical vapor deposition (PECVD) SiNx, a 150ºC-deposited PEVCD SiOx, and a 300ºC-eposited PECVD SiOx, respectively, and the device fabricated with a 150ºC-deposited PEVCD SiOx exhibits the best electrical performance including a high field-effect mobility (=4.86 cm2/Vs), a small subthreshold swing (=0.7 V/decade), and a turn-on voltage around 0 (V). Based on the X-ray diffraction data and a localized-trap-states model, the reduced carrier concentration and the increased carrier mobility due to the small grain size of the SnO thin-film is considered as a possible mechanism causing the high electrical performance of the device fabricated with a 150ºC-deposited PECVD SiOx gate. Our experimental results show that there is an optimum air-annealing temperature, channel layers doposition temperature and gate insulator which can improve the electrical performance in p-type tin-oxide TFTs.
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