DDR SDRAM은 이름과 같이 double data rate로 기존의 SDRAM의 전송속도가 2배 빠른 RAM이다. DDR은 기존의 SDRAM과 비교했을 때, 더 높은 속도의 클락으로 동작한다. 이러한 장점으로 인해 다양한 복잡한 전자기기들을 개발하는 SoC 또는 embedded 시스템 엔지니어들은 대부분 그들의 설계에서 방대하고 필수적인 정보를 빠르게 읽고 쓰기 위해 DDR SDRAM을 사용한다. 설계자들은 DDR을 인터페이스하는 모듈을 직접 설계하기 위해서는 DDR의 스펙와 동작에 대해 알아야 한다. 하지만 이 모든 것을 연구하기에는 설계자에게 있어 엄청난 시간적 부담감을 야기한다. 따라서 본 논문에서는 DDR을 안정적으로 interface하는 모듈을 설계하는 방법을 제시한다. 덧붙여 ...
DDR SDRAM은 이름과 같이 double data rate로 기존의 SDRAM의 전송속도가 2배 빠른 RAM이다. DDR은 기존의 SDRAM과 비교했을 때, 더 높은 속도의 클락으로 동작한다. 이러한 장점으로 인해 다양한 복잡한 전자기기들을 개발하는 SoC 또는 embedded 시스템 엔지니어들은 대부분 그들의 설계에서 방대하고 필수적인 정보를 빠르게 읽고 쓰기 위해 DDR SDRAM을 사용한다. 설계자들은 DDR을 인터페이스하는 모듈을 직접 설계하기 위해서는 DDR의 스펙와 동작에 대해 알아야 한다. 하지만 이 모든 것을 연구하기에는 설계자에게 있어 엄청난 시간적 부담감을 야기한다. 따라서 본 논문에서는 DDR을 안정적으로 interface하는 모듈을 설계하는 방법을 제시한다. 덧붙여 interface 모듈이 칩의 면적을 차지하는 비율을 줄이기 위한 효율적인 설계 방식도 제안한다. 제안한 인터페이스 시스템은 Micron사의 MT46H16M16LF DDR 모델을 타겟으로 하여 verilog HDL을 사용하여 구현하 였고, HDL 시뮬레이션으로 검증하였다. 그 다음 post 시뮬레이션을 통해 FPGA 환경으로 검증한 뒤 Spartan-6에 구현하였다. 따라서 모든 검증과 보드 테스트 결과는 DDR 인터페이스가 안정적인 정상 동작을 가지면서 작은 복잡도와 비용을 갖는다는 것을 확인할 수 있다.
DDR SDRAM은 이름과 같이 double data rate로 기존의 SDRAM의 전송속도가 2배 빠른 RAM이다. DDR은 기존의 SDRAM과 비교했을 때, 더 높은 속도의 클락으로 동작한다. 이러한 장점으로 인해 다양한 복잡한 전자기기들을 개발하는 SoC 또는 embedded 시스템 엔지니어들은 대부분 그들의 설계에서 방대하고 필수적인 정보를 빠르게 읽고 쓰기 위해 DDR SDRAM을 사용한다. 설계자들은 DDR을 인터페이스하는 모듈을 직접 설계하기 위해서는 DDR의 스펙와 동작에 대해 알아야 한다. 하지만 이 모든 것을 연구하기에는 설계자에게 있어 엄청난 시간적 부담감을 야기한다. 따라서 본 논문에서는 DDR을 안정적으로 interface하는 모듈을 설계하는 방법을 제시한다. 덧붙여 interface 모듈이 칩의 면적을 차지하는 비율을 줄이기 위한 효율적인 설계 방식도 제안한다. 제안한 인터페이스 시스템은 Micron사의 MT46H16M16LF DDR 모델을 타겟으로 하여 verilog HDL을 사용하여 구현하 였고, HDL 시뮬레이션으로 검증하였다. 그 다음 post 시뮬레이션을 통해 FPGA 환경으로 검증한 뒤 Spartan-6에 구현하였다. 따라서 모든 검증과 보드 테스트 결과는 DDR 인터페이스가 안정적인 정상 동작을 가지면서 작은 복잡도와 비용을 갖는다는 것을 확인할 수 있다.
DDR SDRAM, a class of memory integrated circuits, is nearly two times higher throughput than (SDR) SDRAM. And compared to (SDR) SDRAM, DDR SDRAM has the clock speed which is higher speed than it of (SDR) SDRAM. Because of these achievement, the engineers who work in SoC or embedded systems of develo...
DDR SDRAM, a class of memory integrated circuits, is nearly two times higher throughput than (SDR) SDRAM. And compared to (SDR) SDRAM, DDR SDRAM has the clock speed which is higher speed than it of (SDR) SDRAM. Because of these achievement, the engineers who work in SoC or embedded systems of developing various complex electronics usually use DDR SDRAM to read and write large essential information quickly in their design. When the engineers implement the DDR(DDR SDRAM) interface module, they must recognize its spec and operation of it. But it takes quite a time for them to recognize and designing interfacing module. In this thesis, it proposes efficient and low complex design algorithm to interface DDR stably. The proposed interface system is implemented targeting MT46H16M16LF DDR model of Micron by verilog HDL, and verified through HDL simulation. Then, it is validated using post-simulation and implementation based on Spartan-6 FPGA. Therefore, the results of all verifications and FPGA board test investigate that the proposed DDR interface system has both stable normal operating condition and low complexity and cost.
DDR SDRAM, a class of memory integrated circuits, is nearly two times higher throughput than (SDR) SDRAM. And compared to (SDR) SDRAM, DDR SDRAM has the clock speed which is higher speed than it of (SDR) SDRAM. Because of these achievement, the engineers who work in SoC or embedded systems of developing various complex electronics usually use DDR SDRAM to read and write large essential information quickly in their design. When the engineers implement the DDR(DDR SDRAM) interface module, they must recognize its spec and operation of it. But it takes quite a time for them to recognize and designing interfacing module. In this thesis, it proposes efficient and low complex design algorithm to interface DDR stably. The proposed interface system is implemented targeting MT46H16M16LF DDR model of Micron by verilog HDL, and verified through HDL simulation. Then, it is validated using post-simulation and implementation based on Spartan-6 FPGA. Therefore, the results of all verifications and FPGA board test investigate that the proposed DDR interface system has both stable normal operating condition and low complexity and cost.
주제어
#Interface system DDR SDRAM SDR SDRAM Low Complexity Post-Simulation Function-Simulation
학위논문 정보
저자
차재아
학위수여기관
세종대학교 대학원
학위구분
국내석사
학과
정보통신공학과 IT-SoC
지도교수
이성주
발행연도
2016
총페이지
25
키워드
Interface system DDR SDRAM SDR SDRAM Low Complexity Post-Simulation Function-Simulation
AI-Helper
※ AI-Helper는 부적절한 답변을 할 수 있습니다.