반도체 공정 기술의 발달로 인해, 최근 반도체 소자의 스케일은 나노 단위에서 다루어지고 있다. 이로 인해, 소자 표면의 미세한 거칠기로 인한 전하 이동도의 변화는 반도체 소자 구동 능력에 있어 큰 영향을 미치게 된다. 실제로, 표면 거칠기로 인한 전하 이동도의 감소와 관련된 연구가 많이 보고되었다. 본 연구에서는 원자 단위 정도의 거칠기를 가지는 시료 및 추가적으로 인위적인 거칠기를 형성하여 소자에 미치는 이동도 특성을 산란 현상과 연관 지어 분석하였다. 거칠기가 제어된 시료의 RMS는 약 0.17 nm이며, 거칠기 형성은 500-MIF 및 KOH 용액을 사용하여 각각 1.47 및 9.34 nm의 RMS 값을 확인하였다. 이동도 측정은 크게 홀 측정 방법과 Transconductance 방법으로 진행하였다. 홀 측정은 벌크 실리콘을 사용하였는데, 약 150K 이상의 고온 영역에서 ...
반도체 공정 기술의 발달로 인해, 최근 반도체 소자의 스케일은 나노 단위에서 다루어지고 있다. 이로 인해, 소자 표면의 미세한 거칠기로 인한 전하 이동도의 변화는 반도체 소자 구동 능력에 있어 큰 영향을 미치게 된다. 실제로, 표면 거칠기로 인한 전하 이동도의 감소와 관련된 연구가 많이 보고되었다. 본 연구에서는 원자 단위 정도의 거칠기를 가지는 시료 및 추가적으로 인위적인 거칠기를 형성하여 소자에 미치는 이동도 특성을 산란 현상과 연관 지어 분석하였다. 거칠기가 제어된 시료의 RMS는 약 0.17 nm이며, 거칠기 형성은 500-MIF 및 KOH 용액을 사용하여 각각 1.47 및 9.34 nm의 RMS 값을 확인하였다. 이동도 측정은 크게 홀 측정 방법과 Transconductance 방법으로 진행하였다. 홀 측정은 벌크 실리콘을 사용하였는데, 약 150K 이상의 고온 영역에서 포논 산란의 영향이 우세하게 작용함을 확인하였지만, 표면 거칠기에 따른 홀 이동도의 차이를 보기 힘들었다. 따라서 표면 거칠기의 영향을 극대화하기 위해 SOI 기판을 이용하여 transconductance 방법으로 측정을 하였다. SOI 기판의 두께는 220, 100, 40 nm 로 점점 감소시켰으며, 홀 이동도는 유효 전계 및 온도의 함수에 대한 2가지 관점에서 추출하였다. 220 nm SOI 소자는 전계 및 온도에 대한 표면 거칠기의 영향이 벌크 실리콘에서와 같이 뚜렷한 차이가 없었으나, 100 nm SOI 소자의 경우엔 유효 전계에 대한 홀 이동도가 표면이 거칠어질수록 전체적인 이동도가 감소할 뿐만 아니라 높은 전계에 대한 이동도의 기울기 비율이 증가하였다. 온도에 대한 홀이동도는 주로 저온 영역에서 차이를 보였지만, 전계에 비해서 온도에 대해 큰 의존을 하지 않았다. 그러나 SOI 소자의 두께가 얇아질수록, 표면이 거칠어질수록, 표면 거칠기 산란의 영향에 의한 저온에서의 이동도 및 의존도의 차이가 발생하였다. 약 393 K 이상의 고온 영역에서는 모든 소자가 포논 산란의 영향이 우세하게 작용하였다 본 연구를 통하여, 표면 거칠기가 소자의 이동 특성에 영향을 미치는 인자라는 것을 확인 하였으며, RMS의 값이 0.17 nm 정도의 거칠기에서도 홀의 이동도에 지속적인 영향을 미 치는 것을 볼 수 있었다. 표면 거칠기는 나노 영역에서도 소자의 거친 정도를 원자 단위까 지 제어하여야 하는 중요한 요소임을 확인할 수 있다.
반도체 공정 기술의 발달로 인해, 최근 반도체 소자의 스케일은 나노 단위에서 다루어지고 있다. 이로 인해, 소자 표면의 미세한 거칠기로 인한 전하 이동도의 변화는 반도체 소자 구동 능력에 있어 큰 영향을 미치게 된다. 실제로, 표면 거칠기로 인한 전하 이동도의 감소와 관련된 연구가 많이 보고되었다. 본 연구에서는 원자 단위 정도의 거칠기를 가지는 시료 및 추가적으로 인위적인 거칠기를 형성하여 소자에 미치는 이동도 특성을 산란 현상과 연관 지어 분석하였다. 거칠기가 제어된 시료의 RMS는 약 0.17 nm이며, 거칠기 형성은 500-MIF 및 KOH 용액을 사용하여 각각 1.47 및 9.34 nm의 RMS 값을 확인하였다. 이동도 측정은 크게 홀 측정 방법과 Transconductance 방법으로 진행하였다. 홀 측정은 벌크 실리콘을 사용하였는데, 약 150K 이상의 고온 영역에서 포논 산란의 영향이 우세하게 작용함을 확인하였지만, 표면 거칠기에 따른 홀 이동도의 차이를 보기 힘들었다. 따라서 표면 거칠기의 영향을 극대화하기 위해 SOI 기판을 이용하여 transconductance 방법으로 측정을 하였다. SOI 기판의 두께는 220, 100, 40 nm 로 점점 감소시켰으며, 홀 이동도는 유효 전계 및 온도의 함수에 대한 2가지 관점에서 추출하였다. 220 nm SOI 소자는 전계 및 온도에 대한 표면 거칠기의 영향이 벌크 실리콘에서와 같이 뚜렷한 차이가 없었으나, 100 nm SOI 소자의 경우엔 유효 전계에 대한 홀 이동도가 표면이 거칠어질수록 전체적인 이동도가 감소할 뿐만 아니라 높은 전계에 대한 이동도의 기울기 비율이 증가하였다. 온도에 대한 홀이동도는 주로 저온 영역에서 차이를 보였지만, 전계에 비해서 온도에 대해 큰 의존을 하지 않았다. 그러나 SOI 소자의 두께가 얇아질수록, 표면이 거칠어질수록, 표면 거칠기 산란의 영향에 의한 저온에서의 이동도 및 의존도의 차이가 발생하였다. 약 393 K 이상의 고온 영역에서는 모든 소자가 포논 산란의 영향이 우세하게 작용하였다 본 연구를 통하여, 표면 거칠기가 소자의 이동 특성에 영향을 미치는 인자라는 것을 확인 하였으며, RMS의 값이 0.17 nm 정도의 거칠기에서도 홀의 이동도에 지속적인 영향을 미 치는 것을 볼 수 있었다. 표면 거칠기는 나노 영역에서도 소자의 거친 정도를 원자 단위까 지 제어하여야 하는 중요한 요소임을 확인할 수 있다.
As semiconductor manufacturing process goes down to nanoscale regime, profound studies for electrical and thermal characteristics also have been performed. The surface roughness of the semiconductor substrate, which is an important element to the characteristics of the nano devices, is closely r...
As semiconductor manufacturing process goes down to nanoscale regime, profound studies for electrical and thermal characteristics also have been performed. The surface roughness of the semiconductor substrate, which is an important element to the characteristics of the nano devices, is closely related with electron and hole mobility. The induced surface roughness of the devices scatters phonon causing the reduction of the electron and hole mobility. Therefore, not only the importance of surface roughness is being magnified, a study on the properties must be performed for this. The hole mobility characteristics are investigated as a function of the temperature and effective field with surface roughness. The temperature is varied from 80 K to 340 K and from 93 K to 533 K in hall effect measurement and variable temperature probe station measurement, respectively. From the hall effect measurement in bulk silicon, there is no difference of hole mobility both for roughness controlled and roughened samples. In SOI substrate, the hole mobility measured by transconductance method showed dominant surface roughness scattering dependence at high effective field. In addition, the hole mobility is severely decreases at the roughened sample with the increase of temperature due to the increased phonon and surface roughness scattering.
As semiconductor manufacturing process goes down to nanoscale regime, profound studies for electrical and thermal characteristics also have been performed. The surface roughness of the semiconductor substrate, which is an important element to the characteristics of the nano devices, is closely related with electron and hole mobility. The induced surface roughness of the devices scatters phonon causing the reduction of the electron and hole mobility. Therefore, not only the importance of surface roughness is being magnified, a study on the properties must be performed for this. The hole mobility characteristics are investigated as a function of the temperature and effective field with surface roughness. The temperature is varied from 80 K to 340 K and from 93 K to 533 K in hall effect measurement and variable temperature probe station measurement, respectively. From the hall effect measurement in bulk silicon, there is no difference of hole mobility both for roughness controlled and roughened samples. In SOI substrate, the hole mobility measured by transconductance method showed dominant surface roughness scattering dependence at high effective field. In addition, the hole mobility is severely decreases at the roughened sample with the increase of temperature due to the increased phonon and surface roughness scattering.
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