본 논문에서는 IEEE 10G-EPON 기준에 맞는 고효율 10.3125Gb/s 직병렬화기(Serializer and Deserializer)를 개발하였으며, 저전력 고속 동작이 가능한 10.3125Gb/s 전류 및 25Gb/s 전압 출력 드라이버를 제안하였다. 고효율 10.3125Gb/s 직병렬화기를 개발하기 위해, 전류 모드 로직 회로를 최적화하는 방법을 제안하였고, 이를 바탕으로 직병렬화기를 구성하고 있는 위장 고정 루프 회로(Phase-Locked Loop), 16:1 다중화기(Multiplexer), 반다중화기(demultiplexer), 클록/데이터 복원 회로(Clock and Data Recovery), 출력 드라이버, ...
본 논문에서는 IEEE 10G-EPON 기준에 맞는 고효율 10.3125Gb/s 직병렬화기(Serializer and Deserializer)를 개발하였으며, 저전력 고속 동작이 가능한 10.3125Gb/s 전류 및 25Gb/s 전압 출력 드라이버를 제안하였다. 고효율 10.3125Gb/s 직병렬화기를 개발하기 위해, 전류 모드 로직 회로를 최적화하는 방법을 제안하였고, 이를 바탕으로 직병렬화기를 구성하고 있는 위장 고정 루프 회로(Phase-Locked Loop), 16:1 다중화기(Multiplexer), 반다중화기(demultiplexer), 클록/데이터 복원 회로(Clock and Data Recovery), 출력 드라이버, 등화기(Equalizer)를 최적화하여 기존 개발된 직병렬화기 보다 약 50%의 전력 소모를 줄일 수 있었다. 또한 추가적인 전력소모를 줄이기 위해, 전기용량 정점 방법을 사용하여 에너지 효율을 높인 전류 출력 드라이버를 제안하였고, 기존 전류 출력 드라이버 보다 약 56%의 전력 소모를 줄이면서 Eye diagram의 높이도 약 3배 증폭 시킬 수 있었다. 또한 100Gb/s 이더넷 시스템의 기반이 되는 25Gb/s 전압 출력 드라이버를 제안하였으며, 이는 폴디드 능동인덕터와 전기용량 정점 방법을 적용하였기 때문에 전압 손실과 대칭적인 상하 시간을 가지게 한다. 그로 인해, 기존 능동인덕터를 사용한 전압 출력 드라이버보다 2배이상의 출력과 채널 손실을 보상해 줄 수 있다.
본 논문에서는 IEEE 10G-EPON 기준에 맞는 고효율 10.3125Gb/s 직병렬화기(Serializer and Deserializer)를 개발하였으며, 저전력 고속 동작이 가능한 10.3125Gb/s 전류 및 25Gb/s 전압 출력 드라이버를 제안하였다. 고효율 10.3125Gb/s 직병렬화기를 개발하기 위해, 전류 모드 로직 회로를 최적화하는 방법을 제안하였고, 이를 바탕으로 직병렬화기를 구성하고 있는 위장 고정 루프 회로(Phase-Locked Loop), 16:1 다중화기(Multiplexer), 반다중화기(demultiplexer), 클록/데이터 복원 회로(Clock and Data Recovery), 출력 드라이버, 등화기(Equalizer)를 최적화하여 기존 개발된 직병렬화기 보다 약 50%의 전력 소모를 줄일 수 있었다. 또한 추가적인 전력소모를 줄이기 위해, 전기용량 정점 방법을 사용하여 에너지 효율을 높인 전류 출력 드라이버를 제안하였고, 기존 전류 출력 드라이버 보다 약 56%의 전력 소모를 줄이면서 Eye diagram의 높이도 약 3배 증폭 시킬 수 있었다. 또한 100Gb/s 이더넷 시스템의 기반이 되는 25Gb/s 전압 출력 드라이버를 제안하였으며, 이는 폴디드 능동인덕터와 전기용량 정점 방법을 적용하였기 때문에 전압 손실과 대칭적인 상하 시간을 가지게 한다. 그로 인해, 기존 능동인덕터를 사용한 전압 출력 드라이버보다 2배이상의 출력과 채널 손실을 보상해 줄 수 있다.
Recently, the throughput requirement of high-speed interface such as wireline I/O and memory I/O has been increased even if the power budget for the interface circuits has been maintained and decreased. Because of this reason, the power efficient interface circuits are necessary and have been resear...
Recently, the throughput requirement of high-speed interface such as wireline I/O and memory I/O has been increased even if the power budget for the interface circuits has been maintained and decreased. Because of this reason, the power efficient interface circuits are necessary and have been researched. Therefore, in this thesis, the energy efficient method to develop the 10.3125Gb/s serializer and the deserializer (SerDes) is proposed for optimizing the power consumption with remaining high-speed operation. And also, in order to overcome the power budget problem, the power efficient driver is proposed with CML (Current-Mode Logic) driver using capacitive peaking technique and SST (Source-Series Terminated) driver using folded active inductor and capacitive peaking to compensate -29dB insertion loss of backplane at 25Gb/s. The developed SerDes having pre-emphasis driver and equzlier is fabricated with 55nm CMOS and dissipate about 500mW is satisfied with IEEE 10G-EPON standard. The developed SerDes has BER 10-12 with PRBS 29-1 and achieves the rms jitter 3.8ps.
Recently, the throughput requirement of high-speed interface such as wireline I/O and memory I/O has been increased even if the power budget for the interface circuits has been maintained and decreased. Because of this reason, the power efficient interface circuits are necessary and have been researched. Therefore, in this thesis, the energy efficient method to develop the 10.3125Gb/s serializer and the deserializer (SerDes) is proposed for optimizing the power consumption with remaining high-speed operation. And also, in order to overcome the power budget problem, the power efficient driver is proposed with CML (Current-Mode Logic) driver using capacitive peaking technique and SST (Source-Series Terminated) driver using folded active inductor and capacitive peaking to compensate -29dB insertion loss of backplane at 25Gb/s. The developed SerDes having pre-emphasis driver and equzlier is fabricated with 55nm CMOS and dissipate about 500mW is satisfied with IEEE 10G-EPON standard. The developed SerDes has BER 10-12 with PRBS 29-1 and achieves the rms jitter 3.8ps.
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