본 논문은 가변 길이 고정 소수점FFT 프로세서에 대해 하드웨어 사용량 관점에서 효율적인 FPGA(Field-Programmable Gate Array) 구현을 보인다. FPGA 기반의 DSP 시스템에서 FFT를 수행하고자 하는 경우 하드웨어 관점에서 효율적인 FFT 프로세서를 여러 개 이용하여 고도로 병렬적인 FFT 구조를 구성함으로써 동작 성능을 최대화하는 것이 적합하다. 또한 FFT 프로세서가 다양한 길이의 FFT를 수행할 수 있도록 하여 기존의 범용 프로세서 기반 DSP 시스템보다 부족한 FPGA 기반 DSP 시스템의 기능적 유연성을 보완하는 것이 필요하다. 본 논문에서는 기존 FFT ...
본 논문은 가변 길이 고정 소수점FFT 프로세서에 대해 하드웨어 사용량 관점에서 효율적인 FPGA(Field-Programmable Gate Array) 구현을 보인다. FPGA 기반의 DSP 시스템에서 FFT를 수행하고자 하는 경우 하드웨어 관점에서 효율적인 FFT 프로세서를 여러 개 이용하여 고도로 병렬적인 FFT 구조를 구성함으로써 동작 성능을 최대화하는 것이 적합하다. 또한 FFT 프로세서가 다양한 길이의 FFT를 수행할 수 있도록 하여 기존의 범용 프로세서 기반 DSP 시스템보다 부족한 FPGA 기반 DSP 시스템의 기능적 유연성을 보완하는 것이 필요하다. 본 논문에서는 기존 FFT 알고리즘 및 FFT 프로세서 구조에 대해 분석함으로써 하드웨어 사용량 최적화를 위한 FFT 프로세서의 구조를 채택하였으며, 이를 바탕으로 가변 길이 고정 소수점 FFT 프로세서를 설계하였다. 설계된 FFT 프로세서를 FPGA에 구현하기 위해 3가지의 서로 다른 방법을 이용하였으며, 각각의 구현 결과를 기존 FFT 프로세서와 비교하였다. 결론으로, 본 논문에서는 carry logic 기반 butterfly 연산기, DSP block 기반 복소수곱셈기, block RAM 기반 delay feedback, block RAM 기반 twiddle factor 생성기를 이용하는 하드웨어 사용량 관점에서 효율적인 가변 길이 고정 소수점 FFT 프로세서의 FPGA 구현을 제시하였다. 주요어: FFT 프로세서, FPGA, 하드웨어 사용량, 가변 길이 FFT
본 논문은 가변 길이 고정 소수점 FFT 프로세서에 대해 하드웨어 사용량 관점에서 효율적인 FPGA(Field-Programmable Gate Array) 구현을 보인다. FPGA 기반의 DSP 시스템에서 FFT를 수행하고자 하는 경우 하드웨어 관점에서 효율적인 FFT 프로세서를 여러 개 이용하여 고도로 병렬적인 FFT 구조를 구성함으로써 동작 성능을 최대화하는 것이 적합하다. 또한 FFT 프로세서가 다양한 길이의 FFT를 수행할 수 있도록 하여 기존의 범용 프로세서 기반 DSP 시스템보다 부족한 FPGA 기반 DSP 시스템의 기능적 유연성을 보완하는 것이 필요하다. 본 논문에서는 기존 FFT 알고리즘 및 FFT 프로세서 구조에 대해 분석함으로써 하드웨어 사용량 최적화를 위한 FFT 프로세서의 구조를 채택하였으며, 이를 바탕으로 가변 길이 고정 소수점 FFT 프로세서를 설계하였다. 설계된 FFT 프로세서를 FPGA에 구현하기 위해 3가지의 서로 다른 방법을 이용하였으며, 각각의 구현 결과를 기존 FFT 프로세서와 비교하였다. 결론으로, 본 논문에서는 carry logic 기반 butterfly 연산기, DSP block 기반 복소수 곱셈기, block RAM 기반 delay feedback, block RAM 기반 twiddle factor 생성기를 이용하는 하드웨어 사용량 관점에서 효율적인 가변 길이 고정 소수점 FFT 프로세서의 FPGA 구현을 제시하였다. 주요어: FFT 프로세서, FPGA, 하드웨어 사용량, 가변 길이 FFT
This paper presents a hardware-efficient FPGA (Field-Programmable Gate Array) implementation for a variable-length fixed-point FFT (Fast Fourier Transform) processor. In order to perform FFT in an FPGA-based DSP system, it is preferable to construct a highly parallel FFT structure by using sever...
This paper presents a hardware-efficient FPGA (Field-Programmable Gate Array) implementation for a variable-length fixed-point FFT (Fast Fourier Transform) processor. In order to perform FFT in an FPGA-based DSP system, it is preferable to construct a highly parallel FFT structure by using several hardware-efficient FFT processors to maximize the operation performance. It is also necessary to compensate for the functional flexibility of the FPGA-based DSP system, which is inferior to that of conventional general-purpose processor-based DSP systems, by allowing FFT processors to perform FFTs of various lengths. In this paper, an FFT processor architecture was selected by analyzing known FFT algorithms and FFT processor architectures, and a variable-length fixed-point FFT processor was designed based on the selected architecture. The designed FFT processor was implemented on FPGA using three different methods, and each implementation results were compared with the existing FFT processor. In conclusion, this paper presented a hardware-efficient FPGA implementation of a variable-length fixed-point FFT processor by using carry logic-based butterfly computation logics, DSP block-based complex multipliers, block RAM-based delay feedbacks and block RAM-based twiddle factor generators. Keywords: FFT processor, FPGA, hardware utilization, variable-length FFT
This paper presents a hardware-efficient FPGA (Field-Programmable Gate Array) implementation for a variable-length fixed-point FFT (Fast Fourier Transform) processor. In order to perform FFT in an FPGA-based DSP system, it is preferable to construct a highly parallel FFT structure by using several hardware-efficient FFT processors to maximize the operation performance. It is also necessary to compensate for the functional flexibility of the FPGA-based DSP system, which is inferior to that of conventional general-purpose processor-based DSP systems, by allowing FFT processors to perform FFTs of various lengths. In this paper, an FFT processor architecture was selected by analyzing known FFT algorithms and FFT processor architectures, and a variable-length fixed-point FFT processor was designed based on the selected architecture. The designed FFT processor was implemented on FPGA using three different methods, and each implementation results were compared with the existing FFT processor. In conclusion, this paper presented a hardware-efficient FPGA implementation of a variable-length fixed-point FFT processor by using carry logic-based butterfly computation logics, DSP block-based complex multipliers, block RAM-based delay feedbacks and block RAM-based twiddle factor generators. Keywords: FFT processor, FPGA, hardware utilization, variable-length FFT
※ AI-Helper는 부적절한 답변을 할 수 있습니다.