직교주파수분할다중화(Orthogonal frequency division multiplexing, OFDM) 전송방식은 다중경로 페이딩 채널에 강하고, 채널의 주파수대역을 효과적으로 사용할 수 있으므로 오늘날 많은 통신시스템에 널리 채택되고 있다. OFDM 통신시스템의 ...
직교주파수분할다중화(Orthogonal frequency division multiplexing, OFDM) 전송방식은 다중경로 페이딩 채널에 강하고, 채널의 주파수대역을 효과적으로 사용할 수 있으므로 오늘날 많은 통신시스템에 널리 채택되고 있다. OFDM 통신시스템의 물리계층에서 고속 퓨리어 변환(Fast Fourier transform, FFT)은 핵심요소 중에 하나인데, 많은 하드웨어 비용을 요구하고 있다. 본 논문에서는 하드웨어 비용과 전력소모가 적은 FFT 설계방법을 제안하고, 128 포인트, 256 포인트, 1024 포인트 FFT의 효율적인 구현을 다룬다. 먼저 기존에 발명된 FFT 알고리즘과 구조를 분석한 후 OFDM 전송에 적합한 알고리즘과 구조를 선택한다. 또한, FFT는 많은 회전인자와의 곱셈이 요구되는데, 이 곱셈연산을 효율적으로 수행하기 위한 방법도 다룬다. Radix-2 알고리즘에 근거한 radix-2^k(k=2~5) 알고리즘은 radix-2 알고리즘과 같이 버터플라이의 구조가 간단하면서 회전인자와의 곱셈 수가 작기 때문에 본 논문에서는 radix-2^k 알고리즘을 채택한다. 하드웨어 자원을 줄이기 위해 FFT의 포인트 수에 따라 회전인자의 복잡도와 회전인자와의 곱셈의 수를 고려하여 radix-2^k 알고리즘 중에서 최적의 알고리즘을 선택하여야 한다. 이를 위해 radix-2^k 알고리즘과 FFT의 크기에 따른 회전인자와의 곱셈 수를 계산할 수 있는 수식을 공식화 하였다. 본 논문에서는128포인트 FFT는 radix-2^4-2^3 알고리즘을, 256포인트 FFT는 radix-2^4 알고리즘을, 1024포인트 FFT는 radix-2^5 알고리즘을 선택하였다. FFT의 계산을 위해 높은 처리량과 적은 레이턴시(latency)를 가지면서 면적과 전력소모가 적은 파이프라인 구조가 널리 사용되는데, 이 파이프라인 구조는 실시간을 요구하는 다양한 응용에 적합하다. 일반적으로 파이프라인 FFT는 피드백이 없는 구조와 피드백이 있는 구조를 가진다. 피드백이 있는 구조는 SDC(single path delay commutator)와 MDC(multi-path delay commutator) 구조로 나누고, 피드백이 없는 구조는 SDF(single path delay feedback)와 MDF(multi-path delay feedback) 구조로 구분된다. 본 논문에서는 메모리가 적게 소요되고, 컨트롤 로직 설계가 간단한 SDF 구조를 채택한다. 회전인자 곱셈에 대한 하드웨어 비용을 줄이기 위해 일반 곱셈기 대신 CSD 상수곱셈기를 이용한다. 보통 일반 곱셈기는 연산 속도가 빠른 modified Booth 곱셈기가 주로 사용된다. CSD 상수곱셈기는 덧셈기, 쉬프터, 멀티플렉서로 구성되어 하드웨어 비용을 최소화 할 수 있으며, 회전인자의 계수를 저장하는 ROM이 없어도 된다. 일반 곱셈기의 하드웨어 비용을 1이라고 하면 회전인자 곱셈 W_8^i에 대한 CSD 상수곱셈기의 비용은 0.11, 회전인자 곱셈 W_16^i에 대한 CSD 상수곱셈기의 비용은 0.21, 회전인자 곱셈 W_32^i에 대한 CSD 상수곱셈기의 비용은 0.34, 회전인자 곱셈 W_64^i에 대한 CSD 상수곱셈기의 비용은 0.59 밖에 안 된다. 그러나, W_N^i에서 N 이 64보다 크면 일반 곱셈기를 사용하는 것과 비교하여 장점이 없다. 따라서 N이 64보다 큰 회전인자 곱셈 W_128^i, W_256^i,W_512^i를 위한 cascade CSD 상수곱셈기 설계 방법을 제안한다. Cascade CSD 상수곱셈기는 W_N^i (N=128,256,512)의 지수 i를 i=〖ki〗_1+i_2가 성립하도록 i_1과 i_2로 분해하면 회전인자 W_128^i는 8개, W_128^i는 12개, W_128^i는 16개의 상수로 표현할 수 있다. 일반 곱셈기와 비교하여 W_128^i, W_256^i, W_512^i 에 대한 cascade CSD 상수곱셈기의 하드웨어 비용은 각각 0.61, 0.66, 0.70정도이다. 회전인자 곱셈 W_N^i에서 N이 512보다 크면 제안한 cascade CSD상수곱셈기도 일반 곱셈기를 사용하는 것과 비교하여 장점이 없다. 회전인자 곱셈 W_N^i에서 i 가 홀수라면 W_N^i는 W_N^i=W_N^1 W_(N/2)^k로 표현할 수 있다. 이 규칙을 적용하여 포인트 수가 큰 FFT를 위한 개선된 버터플라이 구조를 제안한다. 1024포인트 FFT에는 회전인자 곱셈 W_1024^i이 존재하는데, 제안한 규칙을 적용하면 W_1024^i 대신 W_512^i를 사용할 수 있으므로 모든 회전인자 곱셈을 CSD 상수곱셈기로 구현이 가능하다. 본 논문에서는 128 포인트 SDF FFT는 radix-2^4-2^3 알고리즘을, 256 포인트 SDF FFT는 radix-2^4 알고리즘을, 1024포인트SDF FFT는 radix-2^5 알고리즘을 채택하였다. 세 가지 FFT에 대해 Verilog HDL 을 사용하여 설계하고, Cyclone 10LP Intel FGPA 디바이스를 사용하여 QUARTUS PRIME 툴로 합성하였다. 제안한 방법은 이전 방법과 비교하여 128 포인트 FFT의 경우, 42%의 로직 감소와 49%의 메모리 감소를 보였고, 256 포인트 FFT의 경우, 30%의 로직 감소와 48%의 메모리 감소를 보였으며, 1024 포인트 FFT의 경우, 28%의 로직 감소와 48%의 메모리 감소를 보였다. 또한, 128포인트 FFT는 6.59mW, 128포인트 FFT는 7.53mW, 1024포인트 FFT는 12.48mW의 전력소모를 보였다. 또한, MATLAB을 이용한 고정소수점시뮬레이션을 통해 제안한 방법은 이전 방법과 비교하여 SQNR(signal-to–quantization-noise ratio)의 감소 없이 비슷한 성능을 가짐을 보인다.
직교주파수분할다중화(Orthogonal frequency division multiplexing, OFDM) 전송방식은 다중경로 페이딩 채널에 강하고, 채널의 주파수대역을 효과적으로 사용할 수 있으므로 오늘날 많은 통신시스템에 널리 채택되고 있다. OFDM 통신시스템의 물리계층에서 고속 퓨리어 변환(Fast Fourier transform, FFT)은 핵심요소 중에 하나인데, 많은 하드웨어 비용을 요구하고 있다. 본 논문에서는 하드웨어 비용과 전력소모가 적은 FFT 설계방법을 제안하고, 128 포인트, 256 포인트, 1024 포인트 FFT의 효율적인 구현을 다룬다. 먼저 기존에 발명된 FFT 알고리즘과 구조를 분석한 후 OFDM 전송에 적합한 알고리즘과 구조를 선택한다. 또한, FFT는 많은 회전인자와의 곱셈이 요구되는데, 이 곱셈연산을 효율적으로 수행하기 위한 방법도 다룬다. Radix-2 알고리즘에 근거한 radix-2^k(k=2~5) 알고리즘은 radix-2 알고리즘과 같이 버터플라이의 구조가 간단하면서 회전인자와의 곱셈 수가 작기 때문에 본 논문에서는 radix-2^k 알고리즘을 채택한다. 하드웨어 자원을 줄이기 위해 FFT의 포인트 수에 따라 회전인자의 복잡도와 회전인자와의 곱셈의 수를 고려하여 radix-2^k 알고리즘 중에서 최적의 알고리즘을 선택하여야 한다. 이를 위해 radix-2^k 알고리즘과 FFT의 크기에 따른 회전인자와의 곱셈 수를 계산할 수 있는 수식을 공식화 하였다. 본 논문에서는128포인트 FFT는 radix-2^4-2^3 알고리즘을, 256포인트 FFT는 radix-2^4 알고리즘을, 1024포인트 FFT는 radix-2^5 알고리즘을 선택하였다. FFT의 계산을 위해 높은 처리량과 적은 레이턴시(latency)를 가지면서 면적과 전력소모가 적은 파이프라인 구조가 널리 사용되는데, 이 파이프라인 구조는 실시간을 요구하는 다양한 응용에 적합하다. 일반적으로 파이프라인 FFT는 피드백이 없는 구조와 피드백이 있는 구조를 가진다. 피드백이 있는 구조는 SDC(single path delay commutator)와 MDC(multi-path delay commutator) 구조로 나누고, 피드백이 없는 구조는 SDF(single path delay feedback)와 MDF(multi-path delay feedback) 구조로 구분된다. 본 논문에서는 메모리가 적게 소요되고, 컨트롤 로직 설계가 간단한 SDF 구조를 채택한다. 회전인자 곱셈에 대한 하드웨어 비용을 줄이기 위해 일반 곱셈기 대신 CSD 상수곱셈기를 이용한다. 보통 일반 곱셈기는 연산 속도가 빠른 modified Booth 곱셈기가 주로 사용된다. CSD 상수곱셈기는 덧셈기, 쉬프터, 멀티플렉서로 구성되어 하드웨어 비용을 최소화 할 수 있으며, 회전인자의 계수를 저장하는 ROM이 없어도 된다. 일반 곱셈기의 하드웨어 비용을 1이라고 하면 회전인자 곱셈 W_8^i에 대한 CSD 상수곱셈기의 비용은 0.11, 회전인자 곱셈 W_16^i에 대한 CSD 상수곱셈기의 비용은 0.21, 회전인자 곱셈 W_32^i에 대한 CSD 상수곱셈기의 비용은 0.34, 회전인자 곱셈 W_64^i에 대한 CSD 상수곱셈기의 비용은 0.59 밖에 안 된다. 그러나, W_N^i에서 N 이 64보다 크면 일반 곱셈기를 사용하는 것과 비교하여 장점이 없다. 따라서 N이 64보다 큰 회전인자 곱셈 W_128^i, W_256^i,W_512^i를 위한 cascade CSD 상수곱셈기 설계 방법을 제안한다. Cascade CSD 상수곱셈기는 W_N^i (N=128,256,512)의 지수 i를 i=〖ki〗_1+i_2가 성립하도록 i_1과 i_2로 분해하면 회전인자 W_128^i는 8개, W_128^i는 12개, W_128^i는 16개의 상수로 표현할 수 있다. 일반 곱셈기와 비교하여 W_128^i, W_256^i, W_512^i 에 대한 cascade CSD 상수곱셈기의 하드웨어 비용은 각각 0.61, 0.66, 0.70정도이다. 회전인자 곱셈 W_N^i에서 N이 512보다 크면 제안한 cascade CSD상수곱셈기도 일반 곱셈기를 사용하는 것과 비교하여 장점이 없다. 회전인자 곱셈 W_N^i에서 i 가 홀수라면 W_N^i는 W_N^i=W_N^1 W_(N/2)^k로 표현할 수 있다. 이 규칙을 적용하여 포인트 수가 큰 FFT를 위한 개선된 버터플라이 구조를 제안한다. 1024포인트 FFT에는 회전인자 곱셈 W_1024^i이 존재하는데, 제안한 규칙을 적용하면 W_1024^i 대신 W_512^i를 사용할 수 있으므로 모든 회전인자 곱셈을 CSD 상수곱셈기로 구현이 가능하다. 본 논문에서는 128 포인트 SDF FFT는 radix-2^4-2^3 알고리즘을, 256 포인트 SDF FFT는 radix-2^4 알고리즘을, 1024포인트SDF FFT는 radix-2^5 알고리즘을 채택하였다. 세 가지 FFT에 대해 Verilog HDL 을 사용하여 설계하고, Cyclone 10LP Intel FGPA 디바이스를 사용하여 QUARTUS PRIME 툴로 합성하였다. 제안한 방법은 이전 방법과 비교하여 128 포인트 FFT의 경우, 42%의 로직 감소와 49%의 메모리 감소를 보였고, 256 포인트 FFT의 경우, 30%의 로직 감소와 48%의 메모리 감소를 보였으며, 1024 포인트 FFT의 경우, 28%의 로직 감소와 48%의 메모리 감소를 보였다. 또한, 128포인트 FFT는 6.59mW, 128포인트 FFT는 7.53mW, 1024포인트 FFT는 12.48mW의 전력소모를 보였다. 또한, MATLAB을 이용한 고정소수점 시뮬레이션을 통해 제안한 방법은 이전 방법과 비교하여 SQNR(signal-to–quantization-noise ratio)의 감소 없이 비슷한 성능을 가짐을 보인다.
Orthogonal frequency division multiplexing (OFDM), which can overcome the multi-path fading and provide the effective utilization of channel bandwidth has been widely applied to many communication systems. Fast Fourier transform (FFT) is key component and occupies more hardware resources in physical...
Orthogonal frequency division multiplexing (OFDM), which can overcome the multi-path fading and provide the effective utilization of channel bandwidth has been widely applied to many communication systems. Fast Fourier transform (FFT) is key component and occupies more hardware resources in physical layer of the OFDM communication systems. In this dissertation, the low hardware-cost and low power-consumption schemes for the implementation of 128-point, 256-point and 1024-point FFT are proposed. After analyzing the existing FFT algorithms and architectures, the optimal algorithm and suitable architecture for OFDM transmission are selected. Also, a way to efficiently perform the multiplication operation is investigated, since the FFT requires many multiplications of twiddle factors. Since radix-2^k (k=2~5) algorithms based on radix-2 algorithm can simultaneously achieve a simple butterfly and a reduced number of twiddle factor multiplications, they are adopted in our design. In order to reduce hardware resources, the optimal algorithm of radix-2^k algorithms for different FFT sizes should be decided according to the number of twiddle factor multiplications and the complexity of twiddle factor. Thus, an equation to calculate the total number of twiddle factor multiplication is formulated so as to choose the optimal radix-2^k algorithm for different FFT sizes. Finally, based on the criterion of less number of twiddle factor multiplications and lower complexity of twiddle factors, radix-2^4-2^3 algorithm for 128-point , radix-2^4 algorithm for 256-point and radix-2^5 algorithm for 1024-point FFT are chose. For the computation of the FFT, the pipeline architectures are widely used since they offer high throughput and low latency, as well as a reasonably low area and power consumption. This makes them attractive for a large variety of applications, especially when they present real-time requirement. Generally, the pipelined FFT architectures have two design types: feedforward and feedback. The feedforward types can be divided into single path delay commutator (SDC) and multi-path delay commutator (MDC). The feedback types can be divided into single path delay feedback (SDF) and multi-path delay feedback (MDF). In this dissertation, SDF FFT architecture is adopted, as it requires less memory elements and easier control logic. In order to further reduce the hardware-cost for twiddle factor multiplication, canonical signed digit (CSD) constant multiplier replaced conventional complex multiplier. The proposed CSD constant multiplier consists of adders, shifters and multiplexers, which can minimize the hardware-cost and remove ROM to store coefficients of twiddle factors. If it is assumed that the hardware-cost of general multiplier (ex, the modified Booth multiplier) is 1, then the normalized hardware-cost of the CSD constant multipliers for the twiddle factor multiplications of W_8^i, W_16^i, W_32^i and W_64^i is 0.11, 0.21, 0.34 and 0.59 in the proposed work, respectively. When N>64 of W_N^i, CSD constant multiplier has no advantage over the modified Booth multiplier. Therefore, a cascade CSD constant multiplier design scheme is proposed for the twiddle factor multiplications of W_128^i, W_256^i and W_512^i. The cascade CSD constant multiplier makes use of dividing the exponent i of W_N^i (N=128,256,512) into i_1 and i_2 so as to make i=〖ki〗_1+i_2. Thus, the number of constant values cut down to 8, 12 and 16 for twiddle factor W_128^i, W_256^i and W_512^i, respectively. The normalized hardware-cost of the cascade CSD constant multiplier for twiddle factor W_128^i, W_256^i and W_512^i is 0.61, 0.66 and 0.70 compared to the modified Booth multiplier. When N>512 of W_N^i, the proposed cascade CSD constant multiplier has no advantage over the modified Booth multiplier. If i is odd in W_N^i (i=2k+1), W_N^i can be expressed as W_N^i=W_N^1 W_(N/2)^k. By applying this rule, a novel modified butterfly scheme for long-point FFT is proposed. The twiddle factor multiplications for 1024-point FFT can be achieved only by CSD constant multipliers in entire design because the twiddle factor multiplications of W_1024^i can be replaced by W_512^i at the cost of W_1024^1 with trivial hardware-cost. In the dissertation, three SDF FFT implementations are achieved. These designs were designed using Verilog HDL and synthesized using Cyclone 10LP Intel FGPA device, based on the QUARTUS PRIME tool. It is shown that the proposed schemes achieve 42% logic element reduction and 49% memory reduction for 128-point FFT, 30% logic element reduction and 48% memory reduction for 256-point FFT, 28% logic element reduction and 48% memory reduction for 1024-point FFT compared to previous schemes. Furthermore, power analyze tool shows that the dynamic power dissipation of the proposed schemes is only 6.59mW, 7.53mW and 12.48mW at 25MHz for 128-point, 256-point and 1024-point FFT, respectively. Besides, the fixed-point simulation using MATLAB, the signal-to–quantization-noise ratio (SQNR) of the proposed schemes has not significantly degraded compared to previous schemes.
Orthogonal frequency division multiplexing (OFDM), which can overcome the multi-path fading and provide the effective utilization of channel bandwidth has been widely applied to many communication systems. Fast Fourier transform (FFT) is key component and occupies more hardware resources in physical layer of the OFDM communication systems. In this dissertation, the low hardware-cost and low power-consumption schemes for the implementation of 128-point, 256-point and 1024-point FFT are proposed. After analyzing the existing FFT algorithms and architectures, the optimal algorithm and suitable architecture for OFDM transmission are selected. Also, a way to efficiently perform the multiplication operation is investigated, since the FFT requires many multiplications of twiddle factors. Since radix-2^k (k=2~5) algorithms based on radix-2 algorithm can simultaneously achieve a simple butterfly and a reduced number of twiddle factor multiplications, they are adopted in our design. In order to reduce hardware resources, the optimal algorithm of radix-2^k algorithms for different FFT sizes should be decided according to the number of twiddle factor multiplications and the complexity of twiddle factor. Thus, an equation to calculate the total number of twiddle factor multiplication is formulated so as to choose the optimal radix-2^k algorithm for different FFT sizes. Finally, based on the criterion of less number of twiddle factor multiplications and lower complexity of twiddle factors, radix-2^4-2^3 algorithm for 128-point , radix-2^4 algorithm for 256-point and radix-2^5 algorithm for 1024-point FFT are chose. For the computation of the FFT, the pipeline architectures are widely used since they offer high throughput and low latency, as well as a reasonably low area and power consumption. This makes them attractive for a large variety of applications, especially when they present real-time requirement. Generally, the pipelined FFT architectures have two design types: feedforward and feedback. The feedforward types can be divided into single path delay commutator (SDC) and multi-path delay commutator (MDC). The feedback types can be divided into single path delay feedback (SDF) and multi-path delay feedback (MDF). In this dissertation, SDF FFT architecture is adopted, as it requires less memory elements and easier control logic. In order to further reduce the hardware-cost for twiddle factor multiplication, canonical signed digit (CSD) constant multiplier replaced conventional complex multiplier. The proposed CSD constant multiplier consists of adders, shifters and multiplexers, which can minimize the hardware-cost and remove ROM to store coefficients of twiddle factors. If it is assumed that the hardware-cost of general multiplier (ex, the modified Booth multiplier) is 1, then the normalized hardware-cost of the CSD constant multipliers for the twiddle factor multiplications of W_8^i, W_16^i, W_32^i and W_64^i is 0.11, 0.21, 0.34 and 0.59 in the proposed work, respectively. When N>64 of W_N^i, CSD constant multiplier has no advantage over the modified Booth multiplier. Therefore, a cascade CSD constant multiplier design scheme is proposed for the twiddle factor multiplications of W_128^i, W_256^i and W_512^i. The cascade CSD constant multiplier makes use of dividing the exponent i of W_N^i (N=128,256,512) into i_1 and i_2 so as to make i=〖ki〗_1+i_2. Thus, the number of constant values cut down to 8, 12 and 16 for twiddle factor W_128^i, W_256^i and W_512^i, respectively. The normalized hardware-cost of the cascade CSD constant multiplier for twiddle factor W_128^i, W_256^i and W_512^i is 0.61, 0.66 and 0.70 compared to the modified Booth multiplier. When N>512 of W_N^i, the proposed cascade CSD constant multiplier has no advantage over the modified Booth multiplier. If i is odd in W_N^i (i=2k+1), W_N^i can be expressed as W_N^i=W_N^1 W_(N/2)^k. By applying this rule, a novel modified butterfly scheme for long-point FFT is proposed. The twiddle factor multiplications for 1024-point FFT can be achieved only by CSD constant multipliers in entire design because the twiddle factor multiplications of W_1024^i can be replaced by W_512^i at the cost of W_1024^1 with trivial hardware-cost. In the dissertation, three SDF FFT implementations are achieved. These designs were designed using Verilog HDL and synthesized using Cyclone 10LP Intel FGPA device, based on the QUARTUS PRIME tool. It is shown that the proposed schemes achieve 42% logic element reduction and 49% memory reduction for 128-point FFT, 30% logic element reduction and 48% memory reduction for 256-point FFT, 28% logic element reduction and 48% memory reduction for 1024-point FFT compared to previous schemes. Furthermore, power analyze tool shows that the dynamic power dissipation of the proposed schemes is only 6.59mW, 7.53mW and 12.48mW at 25MHz for 128-point, 256-point and 1024-point FFT, respectively. Besides, the fixed-point simulation using MATLAB, the signal-to–quantization-noise ratio (SQNR) of the proposed schemes has not significantly degraded compared to previous schemes.
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