반도체 산업은 소자의 고집적화를 위해 3 차원 다층배선화 구현으로 발전하였다. 다층배선화를 실현하기 위한 핵심 기술 중 화학적 기계적 평탄화 (Chemical Mechanical Planarization, CMP) 공정은 광역 평탄화를 실현하고 사진 공정에서 초점심도를 높여 고집적 소자를 구현하게 한다. 그러나 트랜지스터의 층간 절연막 (Inter-Layer Dielectric, ...
반도체 산업은 소자의 고집적화를 위해 3 차원 다층배선화 구현으로 발전하였다. 다층배선화를 실현하기 위한 핵심 기술 중 화학적 기계적 평탄화 (Chemical Mechanical Planarization, CMP) 공정은 광역 평탄화를 실현하고 사진 공정에서 초점심도를 높여 고집적 소자를 구현하게 한다. 그러나 트랜지스터의 층간 절연막 (Inter-Layer Dielectric, ILD) CMP 에서 최상단의 산화막 층은 소자의 배치에 의해 단차가 형성된다. 이상적인 재료 제거 메커니즘은 단차의 상부부터 점진적으로 제거되어 웨이퍼 전면의 광역 평탄화를 실현한다. 하지만 실제 패턴 CMP 공정에서 단차가 특정 높이에 도달하면 상부 층과 하부 층의 동시 연마가 발생하며 패턴의 구조적 특징에 의존한 연마결과를 초래한다. 특히, 패턴 밀도에 따라 재료 제거율 차이의 발생은 디바이스 배치와 고집적 소자 형성 측면에서 제약으로 작용한다. 따라서 패턴의 밀도와 크기, 배치에 따른 재료 제거율 모델링이 필수적이다. 본 연구는 패드와 패턴 웨이퍼의 접촉 모드에 따른 수학적 평탄화 모델 정의를 목표로 한다. 2 장에서는 기존 연구에서 발생한 한계를 극복하기 위해 미세돌기와 웨이퍼의 접촉 측면에서 이론적 배경을 서술하였다. 실제 연마 패드와 웨이퍼의 접촉 면적이 1% 내외임을 고려하여 패드의 거시적 변형이 아닌 미세돌기의 미시적 변형에 착안하여 수학적 모델을 유도하였다. 3 장에서는 폴리우레탄 재질의 패드 특성을 반영하여 탄성변형뿐만 아니라 소성변형 발생 시 접촉에 따른 물리적 모델을 제시하였다. 주어진 3 가지 물리적 모델인 접촉 하중, 접촉 면적 그리고 접촉하는 돌기의 개수를 바탕으로 최종 재료 제거율 모델을 도출하였다. 4 장에서는 이론적 모델과 실제 연마 결과 사이 검증에 대해 서술하였다. 측정 실험방법 및 조건과 산화막 패턴의 측정법에 대해 서술한 후 이론적 모델과 실제 연마 결과를 재료 제거율 및 단차 감소 측면에서 비교하였다. 또한 연마 패드의 기계적 특성을 고려하여 실시간 컨디셔닝 유무에 따른 패드 돌기 높이 편차의 변화를 고찰하고 이론적 모델과 비교하였다. 그 결과 이론적 모델에서 상부 층 재료 제거율의 평균제곱근 오차는 24.59 nm/min, 하부 층 재료 제거율의 평균제곱근 오차는 22.03 nm/min 그리고 단차는 22.66 nm 의 평균제곱근 오차를 보였다. 또한 기존 연구와 비교했을 때 최대 50.9%의 오차를 개선하였다.
반도체 산업은 소자의 고집적화를 위해 3 차원 다층배선화 구현으로 발전하였다. 다층배선화를 실현하기 위한 핵심 기술 중 화학적 기계적 평탄화 (Chemical Mechanical Planarization, CMP) 공정은 광역 평탄화를 실현하고 사진 공정에서 초점심도를 높여 고집적 소자를 구현하게 한다. 그러나 트랜지스터의 층간 절연막 (Inter-Layer Dielectric, ILD) CMP 에서 최상단의 산화막 층은 소자의 배치에 의해 단차가 형성된다. 이상적인 재료 제거 메커니즘은 단차의 상부부터 점진적으로 제거되어 웨이퍼 전면의 광역 평탄화를 실현한다. 하지만 실제 패턴 CMP 공정에서 단차가 특정 높이에 도달하면 상부 층과 하부 층의 동시 연마가 발생하며 패턴의 구조적 특징에 의존한 연마결과를 초래한다. 특히, 패턴 밀도에 따라 재료 제거율 차이의 발생은 디바이스 배치와 고집적 소자 형성 측면에서 제약으로 작용한다. 따라서 패턴의 밀도와 크기, 배치에 따른 재료 제거율 모델링이 필수적이다. 본 연구는 패드와 패턴 웨이퍼의 접촉 모드에 따른 수학적 평탄화 모델 정의를 목표로 한다. 2 장에서는 기존 연구에서 발생한 한계를 극복하기 위해 미세돌기와 웨이퍼의 접촉 측면에서 이론적 배경을 서술하였다. 실제 연마 패드와 웨이퍼의 접촉 면적이 1% 내외임을 고려하여 패드의 거시적 변형이 아닌 미세돌기의 미시적 변형에 착안하여 수학적 모델을 유도하였다. 3 장에서는 폴리우레탄 재질의 패드 특성을 반영하여 탄성변형뿐만 아니라 소성변형 발생 시 접촉에 따른 물리적 모델을 제시하였다. 주어진 3 가지 물리적 모델인 접촉 하중, 접촉 면적 그리고 접촉하는 돌기의 개수를 바탕으로 최종 재료 제거율 모델을 도출하였다. 4 장에서는 이론적 모델과 실제 연마 결과 사이 검증에 대해 서술하였다. 측정 실험방법 및 조건과 산화막 패턴의 측정법에 대해 서술한 후 이론적 모델과 실제 연마 결과를 재료 제거율 및 단차 감소 측면에서 비교하였다. 또한 연마 패드의 기계적 특성을 고려하여 실시간 컨디셔닝 유무에 따른 패드 돌기 높이 편차의 변화를 고찰하고 이론적 모델과 비교하였다. 그 결과 이론적 모델에서 상부 층 재료 제거율의 평균제곱근 오차는 24.59 nm/min, 하부 층 재료 제거율의 평균제곱근 오차는 22.03 nm/min 그리고 단차는 22.66 nm 의 평균제곱근 오차를 보였다. 또한 기존 연구와 비교했을 때 최대 50.9%의 오차를 개선하였다.
Technologies in Semiconductor industry has been developed into a three-dimensional multilayer wiring for high integration of devices. Chemical Mechanical Planarization (CMP) process is one of the key technologies for achieving multilayer wiring, which enables global planarization. In addition, highl...
Technologies in Semiconductor industry has been developed into a three-dimensional multilayer wiring for high integration of devices. Chemical Mechanical Planarization (CMP) process is one of the key technologies for achieving multilayer wiring, which enables global planarization. In addition, highly integrated devices can be realized by increasing the depth of focus in the photolithography process. However, in the Inter-Layer Dielectric (ILD) CMP of the transistor, the uppermost oxide layer has the step height due to the arrangement of the devices. The ideal material removal mechanism is to gradually remove materials from the top of the step height which allows for global planarization of the entire wafer surface. However, in the CMP of the patterned wafers, simultaneous polishing of the upper and lower layers occurs when the step height reaches a certain height. This results in the polishing is strongly dependent on the structural characteristics of the pattern. Especially, the difference in the material removal rate depending on the pattern density acts as a constraint in terms of device layout and formation of highly integrated devices. Therefore, it is essential to develop an accurate prediction model of a material removal rate as a function of pattern density, size, and arrangement. This study aims to define the mathematical planarization model according to contact modes between a polishing pad and a patterned wafer. In Chapter 2, the theoretical background is described in terms of the contact between a pad asperity and device pattern to overcome the limitations in the previous research. Considering that the contact area between the actual polishing pad and the wafer is about 1%, the mathematical model is derived based on the microscopic deformation of the pad asperities, not the macroscopic deformation of the bulk pad. In Chapter 3, physical model of contact with plastic deformation as well as elastic deformation is presented by reflecting characteristics of polyurethane CMP pad. The final material removal rate model is derived based on three given physical models: contact load, contact area, and the number of contact asperities. In Chapter 4, we describe the verification between the theoretical material removal rate model and step height reduction and the actual CMP results. After describing experiment methods, conditions and measurement method of patterned oxide thin-film, theoretical models and actual polishing results were compared in terms of material removal rate and step height reduction. Also, considering the mechanical characteristics of the CMP pad, the variation of the pad asperity height according to with or without in situ conditioning was investigated and compared with the theoretical model. As a result, the Root Mean Square Error (RMSE) of the upper layer material removal rate was 24.59 nm/min, the RMSE of the lower material removal rate was 22.03 nm/min, and the step height reduction was 22.6 nm. Compared with the previous studies, the model of this study improved the error by up to 50.9%.
Technologies in Semiconductor industry has been developed into a three-dimensional multilayer wiring for high integration of devices. Chemical Mechanical Planarization (CMP) process is one of the key technologies for achieving multilayer wiring, which enables global planarization. In addition, highly integrated devices can be realized by increasing the depth of focus in the photolithography process. However, in the Inter-Layer Dielectric (ILD) CMP of the transistor, the uppermost oxide layer has the step height due to the arrangement of the devices. The ideal material removal mechanism is to gradually remove materials from the top of the step height which allows for global planarization of the entire wafer surface. However, in the CMP of the patterned wafers, simultaneous polishing of the upper and lower layers occurs when the step height reaches a certain height. This results in the polishing is strongly dependent on the structural characteristics of the pattern. Especially, the difference in the material removal rate depending on the pattern density acts as a constraint in terms of device layout and formation of highly integrated devices. Therefore, it is essential to develop an accurate prediction model of a material removal rate as a function of pattern density, size, and arrangement. This study aims to define the mathematical planarization model according to contact modes between a polishing pad and a patterned wafer. In Chapter 2, the theoretical background is described in terms of the contact between a pad asperity and device pattern to overcome the limitations in the previous research. Considering that the contact area between the actual polishing pad and the wafer is about 1%, the mathematical model is derived based on the microscopic deformation of the pad asperities, not the macroscopic deformation of the bulk pad. In Chapter 3, physical model of contact with plastic deformation as well as elastic deformation is presented by reflecting characteristics of polyurethane CMP pad. The final material removal rate model is derived based on three given physical models: contact load, contact area, and the number of contact asperities. In Chapter 4, we describe the verification between the theoretical material removal rate model and step height reduction and the actual CMP results. After describing experiment methods, conditions and measurement method of patterned oxide thin-film, theoretical models and actual polishing results were compared in terms of material removal rate and step height reduction. Also, considering the mechanical characteristics of the CMP pad, the variation of the pad asperity height according to with or without in situ conditioning was investigated and compared with the theoretical model. As a result, the Root Mean Square Error (RMSE) of the upper layer material removal rate was 24.59 nm/min, the RMSE of the lower material removal rate was 22.03 nm/min, and the step height reduction was 22.6 nm. Compared with the previous studies, the model of this study improved the error by up to 50.9%.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.