반도체 기술의 발전에 따라 하나의 칩에 소자가 고밀도로 집적되고, 3D NAND 및 Logic 공정의 미세화에 따라 증착 공정 후 웨이퍼 표면에 존재하는 요철의 굴곡을 감소시켜 평탄화를 구현하여 다음에 이어질 공정의 안정성을 높이기 위해 화학 기계적 평탄화 (Chemical Mechanical Polishing/Planarization) 공정의 필요성이 증대하였다. 로직 및 저장 트랜지스터 층과 ...
반도체 기술의 발전에 따라 하나의 칩에 소자가 고밀도로 집적되고, 3D NAND 및 Logic 공정의 미세화에 따라 증착 공정 후 웨이퍼 표면에 존재하는 요철의 굴곡을 감소시켜 평탄화를 구현하여 다음에 이어질 공정의 안정성을 높이기 위해 화학 기계적 평탄화 (Chemical Mechanical Polishing/Planarization) 공정의 필요성이 증대하였다. 로직 및 저장 트랜지스터 층과 커패시터 (Capacitor) 층 사이의 층간 절연막 ((Inter Layer Dielectrics, ILD)을 형성할 때 필요한 ILD CMP의 경우 패턴의 지형학적 구조의 영향으로 하나의 다이 내에서 불균일한 연마 결과를 초래한다. 이상적인 패턴 웨이퍼의 CMP메커니즘은 요철의 상부 영역에서만 연마가 일어나 단차가 점진적으로 제거되는 것을 가정한다. 그러나 실제의 경우 패턴의 상하부 영역에서 동시에 연마가 진행된다. 연마 패드의 표면에 분포되어 있는 미세 돌기와 표면의 요철 간의 접촉 시 돌기와 패턴의 상관관계에 기인하여 패턴의 밀도 및 크기와 같은 기하학적 형상에 따라 하부 연마가 시작되는 시점이 달라져 단차 감소율의 불균일이 발생한다. 본 연구에서는 산화막 패턴 웨이퍼의 CMP 공정에서 패턴의 지형학적 구조의 영향 및 돌기의 기하학적 특성과 이 두가지 요소의 상관관계를 고려하여 접촉 메커니즘을 새롭게 정의하였고, 이를 기반으로 연마 결과를 예측할 수 있는 재료제거율에 대한 수학적 모델을 제시하였다. 또한 이론적 모델의 신뢰성을 검증하기 위해 산화막 패턴 웨이퍼를 대상으로 세가지의 연마 실험을 진행하여 각 실험에서 고려한 요소가 연마 결과에 미치는 영향을 분석하고 실제 연마 결과를 예측하는데 적합한 모델인지 고찰하였다. 실험 결과에 근거하여 이론적 모델의 연마 시간에 따른 잔여 단차에 대한 평균 제곱근 오차는 약 19.84 nm이며, 인가 압력에 따른 잔여 단차의 평균 제곱근 오차는 약 33.74 nm이다. 또한 패드 돌기의 높이 및 곡률 반경에 따른 재료 제거율 변화를 예측한 결과에 대해 평균 제곱근 오차는 상부의 재료제거율은 약 16.58 nm/min, 하부의 재료제거율은 약 17.33 nm/min 이다. 또한 본 모델을 선행 연구와 비교하였을 때 미세 패턴 영역의 연마 결과 예측에서 최대 83.4 %의 오차를 개선하였으며 패드의 기하학적 특성에 따른 결과 예측에 있어서 최대 70.7 %의 오차를 개선하였다.
반도체 기술의 발전에 따라 하나의 칩에 소자가 고밀도로 집적되고, 3D NAND 및 Logic 공정의 미세화에 따라 증착 공정 후 웨이퍼 표면에 존재하는 요철의 굴곡을 감소시켜 평탄화를 구현하여 다음에 이어질 공정의 안정성을 높이기 위해 화학 기계적 평탄화 (Chemical Mechanical Polishing/Planarization) 공정의 필요성이 증대하였다. 로직 및 저장 트랜지스터 층과 커패시터 (Capacitor) 층 사이의 층간 절연막 ((Inter Layer Dielectrics, ILD)을 형성할 때 필요한 ILD CMP의 경우 패턴의 지형학적 구조의 영향으로 하나의 다이 내에서 불균일한 연마 결과를 초래한다. 이상적인 패턴 웨이퍼의 CMP메커니즘은 요철의 상부 영역에서만 연마가 일어나 단차가 점진적으로 제거되는 것을 가정한다. 그러나 실제의 경우 패턴의 상하부 영역에서 동시에 연마가 진행된다. 연마 패드의 표면에 분포되어 있는 미세 돌기와 표면의 요철 간의 접촉 시 돌기와 패턴의 상관관계에 기인하여 패턴의 밀도 및 크기와 같은 기하학적 형상에 따라 하부 연마가 시작되는 시점이 달라져 단차 감소율의 불균일이 발생한다. 본 연구에서는 산화막 패턴 웨이퍼의 CMP 공정에서 패턴의 지형학적 구조의 영향 및 돌기의 기하학적 특성과 이 두가지 요소의 상관관계를 고려하여 접촉 메커니즘을 새롭게 정의하였고, 이를 기반으로 연마 결과를 예측할 수 있는 재료제거율에 대한 수학적 모델을 제시하였다. 또한 이론적 모델의 신뢰성을 검증하기 위해 산화막 패턴 웨이퍼를 대상으로 세가지의 연마 실험을 진행하여 각 실험에서 고려한 요소가 연마 결과에 미치는 영향을 분석하고 실제 연마 결과를 예측하는데 적합한 모델인지 고찰하였다. 실험 결과에 근거하여 이론적 모델의 연마 시간에 따른 잔여 단차에 대한 평균 제곱근 오차는 약 19.84 nm이며, 인가 압력에 따른 잔여 단차의 평균 제곱근 오차는 약 33.74 nm이다. 또한 패드 돌기의 높이 및 곡률 반경에 따른 재료 제거율 변화를 예측한 결과에 대해 평균 제곱근 오차는 상부의 재료제거율은 약 16.58 nm/min, 하부의 재료제거율은 약 17.33 nm/min 이다. 또한 본 모델을 선행 연구와 비교하였을 때 미세 패턴 영역의 연마 결과 예측에서 최대 83.4 %의 오차를 개선하였으며 패드의 기하학적 특성에 따른 결과 예측에 있어서 최대 70.7 %의 오차를 개선하였다.
As semiconductor technologies advance, the level of integration of devices has been increasing, and in accordance with the miniaturization of 3D NAND and Logic processes, the necessity for a Chemical Mechanical Polishing/Planarization (CMP) process has increased in order to improve the stability of ...
As semiconductor technologies advance, the level of integration of devices has been increasing, and in accordance with the miniaturization of 3D NAND and Logic processes, the necessity for a Chemical Mechanical Polishing/Planarization (CMP) process has increased in order to improve the stability of the next process, in which the unevenness on the wafer surface after the deposition process is reduced and planarized. In the case of ILD CMP required to form an inter-layer dielectrics (ILD) between the logic and storage transistor layers and the capacitor layer, non-uniform polishing results occur by the topographical structure of the patterns in device chip. The ideal mechanism of patterned wafer CMP assumes that polishing occurs only in the upper areas of pattern and the step height is gradually removed. However, the upper and lower areas of the pattern are simultaneously polished. Moreover, when device pattern and pad asperity are in contact with each other, the differences of the reduction rate of step height occur depending on the geometrical shape of pattens. In this study, a mathematical model of material removal rate was derived by defining the geometrical characteristics of the pad asperities and contact mechanism between pattern and single asperity considering the correlation of them in oxide pattern CMP. In addition, in order to verify the compatibility of the theoretical model, three polishing experiments were conducted with oxide patterned wafers. The effects of the experimental variables considered in each experiment on the polishing results were analyzed, and it was considered that whether the novel model was suitable for predicting the results. Based on the experimental results, the Root Mean Square Error (RMSE) of the residual step height depending on the polishing time and applied pressure were 19.84 nm, 33.74 nm, respectively. Also, when predicting the material removal rate according to the mean height and radius of pad asperity, RMSE were 16.58 nm/min at upper layers, 17.33 nm/min at lower layers. Furthermore, compared with the previous study, when predicting the polishing result according to pattern size and the geometrical characteristics of pad asperity, the new model improved the errors by up to 83.4 % and 70.7 %, respectively.
As semiconductor technologies advance, the level of integration of devices has been increasing, and in accordance with the miniaturization of 3D NAND and Logic processes, the necessity for a Chemical Mechanical Polishing/Planarization (CMP) process has increased in order to improve the stability of the next process, in which the unevenness on the wafer surface after the deposition process is reduced and planarized. In the case of ILD CMP required to form an inter-layer dielectrics (ILD) between the logic and storage transistor layers and the capacitor layer, non-uniform polishing results occur by the topographical structure of the patterns in device chip. The ideal mechanism of patterned wafer CMP assumes that polishing occurs only in the upper areas of pattern and the step height is gradually removed. However, the upper and lower areas of the pattern are simultaneously polished. Moreover, when device pattern and pad asperity are in contact with each other, the differences of the reduction rate of step height occur depending on the geometrical shape of pattens. In this study, a mathematical model of material removal rate was derived by defining the geometrical characteristics of the pad asperities and contact mechanism between pattern and single asperity considering the correlation of them in oxide pattern CMP. In addition, in order to verify the compatibility of the theoretical model, three polishing experiments were conducted with oxide patterned wafers. The effects of the experimental variables considered in each experiment on the polishing results were analyzed, and it was considered that whether the novel model was suitable for predicting the results. Based on the experimental results, the Root Mean Square Error (RMSE) of the residual step height depending on the polishing time and applied pressure were 19.84 nm, 33.74 nm, respectively. Also, when predicting the material removal rate according to the mean height and radius of pad asperity, RMSE were 16.58 nm/min at upper layers, 17.33 nm/min at lower layers. Furthermore, compared with the previous study, when predicting the polishing result according to pattern size and the geometrical characteristics of pad asperity, the new model improved the errors by up to 83.4 % and 70.7 %, respectively.
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