입력 정적 확률과 선형 회귀 분석을 이용한 조합 회로의 상위수준 누설 전력 모델링 High-level Leakage Power Modeling for Combinational Circuits using Input Static Probabilities and Linear Regression원문보기
최근의 SoC(System-on-Chip) 설계에서 반도체 공정 기술의 발달로 동적 전력보다 누설 전력 소모량의 비중이 커지고 있다. 이에 따라 누설 전력에 대한 최적화 요구가 증가하고 있다. 이러한 누설 전력을 최적화하기 위해서는 빠르고 정확한 누설 전력 분석이 필요하다. 본 논문에서는 입력 정적 확률을 기반으로 한 상위수준 누설 전력 모델을 제안한다. 기존 전력 분석 기술들은 게이트 수준을 기반으로 한다. 상위수준 전력 ...
최근의 SoC(System-on-Chip) 설계에서 반도체 공정 기술의 발달로 동적 전력보다 누설 전력 소모량의 비중이 커지고 있다. 이에 따라 누설 전력에 대한 최적화 요구가 증가하고 있다. 이러한 누설 전력을 최적화하기 위해서는 빠르고 정확한 누설 전력 분석이 필요하다. 본 논문에서는 입력 정적 확률을 기반으로 한 상위수준 누설 전력 모델을 제안한다. 기존 전력 분석 기술들은 게이트 수준을 기반으로 한다. 상위수준 전력 모델링은 게이트 수준이 아닌 상위수준에서 회로의 전력 소모량을 계산하는 기술이다. 회로 입력의 정적 확률은 입력이 일정 시간 동안 1을 가지는 확률이다. 그리고 게이트의 누설 전력은 게이트의 입력값에 종속된다. 그러므로 게이트의 누설 전력은 입력 적정 확률의 수식으로 나타낼 수 있다. 해당 수식은 선형 회귀 분석을 이용한 간단한 수식이다. 또한, 누설 전력 모델의 일정한 신뢰성을 유지하기 위해, 선형 회귀 분석을 위한 학습 입력 벡터를 생성하는 알고리즘을 제안한다. 본 논문에서는 게이트 수준에서 로직 게이트의 전력 분석을 계산하는 수식으로부터 누설 전력 모델의 선형 수식을 유도하는 과정을 설명한다. 그리고 로직 게이트의 누설 전력 모델을 조합 회로로 확장한다. 실험 결과 ISCAS85 조합 회로들에 대해서 최소 정확도 95%를 보였다. 마지막으로 본 논문에서는 회로의 누설 전력 소모의 형태가 비선형적일 때에, 입력 정적 확률과 선형 회귀 분석을 이용한 단순 선형 방정식으로는 정확도에서 부족한 부분을, 구간 선형성을 이용한 누설 전력 모델을 제안하여 정확도를 높였다. 실험 결과 최소 정확도가 97%로 증가하였다. 제안하는 누설 전력 모델은 회로의 입력의 개수가 n개 일 때, n+1개의 수식 항을 갖는다. 그러므로 전력 분석을 빠르게 수행할 수 있다. 제안하는 누설 전력 모델의 전력 분석 속도에 대해서 실험 결과 게이트 수준 전력 분석 대비 217.9배 빠르게 전력을 분석한다.
최근의 SoC(System-on-Chip) 설계에서 반도체 공정 기술의 발달로 동적 전력보다 누설 전력 소모량의 비중이 커지고 있다. 이에 따라 누설 전력에 대한 최적화 요구가 증가하고 있다. 이러한 누설 전력을 최적화하기 위해서는 빠르고 정확한 누설 전력 분석이 필요하다. 본 논문에서는 입력 정적 확률을 기반으로 한 상위수준 누설 전력 모델을 제안한다. 기존 전력 분석 기술들은 게이트 수준을 기반으로 한다. 상위수준 전력 모델링은 게이트 수준이 아닌 상위수준에서 회로의 전력 소모량을 계산하는 기술이다. 회로 입력의 정적 확률은 입력이 일정 시간 동안 1을 가지는 확률이다. 그리고 게이트의 누설 전력은 게이트의 입력값에 종속된다. 그러므로 게이트의 누설 전력은 입력 적정 확률의 수식으로 나타낼 수 있다. 해당 수식은 선형 회귀 분석을 이용한 간단한 수식이다. 또한, 누설 전력 모델의 일정한 신뢰성을 유지하기 위해, 선형 회귀 분석을 위한 학습 입력 벡터를 생성하는 알고리즘을 제안한다. 본 논문에서는 게이트 수준에서 로직 게이트의 전력 분석을 계산하는 수식으로부터 누설 전력 모델의 선형 수식을 유도하는 과정을 설명한다. 그리고 로직 게이트의 누설 전력 모델을 조합 회로로 확장한다. 실험 결과 ISCAS85 조합 회로들에 대해서 최소 정확도 95%를 보였다. 마지막으로 본 논문에서는 회로의 누설 전력 소모의 형태가 비선형적일 때에, 입력 정적 확률과 선형 회귀 분석을 이용한 단순 선형 방정식으로는 정확도에서 부족한 부분을, 구간 선형성을 이용한 누설 전력 모델을 제안하여 정확도를 높였다. 실험 결과 최소 정확도가 97%로 증가하였다. 제안하는 누설 전력 모델은 회로의 입력의 개수가 n개 일 때, n+1개의 수식 항을 갖는다. 그러므로 전력 분석을 빠르게 수행할 수 있다. 제안하는 누설 전력 모델의 전력 분석 속도에 대해서 실험 결과 게이트 수준 전력 분석 대비 217.9배 빠르게 전력을 분석한다.
In recent SoC(System-on-Chip) designs, the ratio of leakage to dynamic power consumption is increasing as the semiconductor process technology evolves. Consequently, the demand for leakage power optimization is increasing. To optimize leakage power, it is necessary to analyze leakage power quickly a...
In recent SoC(System-on-Chip) designs, the ratio of leakage to dynamic power consumption is increasing as the semiconductor process technology evolves. Consequently, the demand for leakage power optimization is increasing. To optimize leakage power, it is necessary to analyze leakage power quickly and accurately. In this paper, we propose a high-level leakage power model based on input static probability. Existing power analysis technologies are based on gate-level power models. A high-level power modeling is a technique that captures the power behavior of a circuit at higher level of abstraction than the gate-level. The static probability of a circuit input is the probability that the input has the logic value 1 for a period of time. The leakage power of a gate is largely dependent on the value of the gate inputs. Thus, the leakage power of a gate can be represented by an equation of the input static probabilities. The equation is simplified by the linear regression analysis. We also propose an algorithm that finds a training input vector for linear regression analysis, so that it can maintain constant reliability of the leakage power model. In this paper, we describe the process of deriving a linear equation of the leakage power model from the equations that calculate the gate-level leakage power of the logic gate. The leakage power model for the logic gates are extended to the combination circuits. Experimental results show a minimum accuracy of 95% or more for the ISCAS85 circuit. Finally, we propose the leakage power model using piece-wise linear equations for more accuracy than simple linear equation using input static probabilities and linear regression when address the non-linear properties of leakage power behavior of a circuit. Experimental results showed that the minimum accuracy increased to 97%. The proposed leakage power model has a linear equation with n+1 mathematical expression when the circuit input is n. Therefore, it is possible to analyze the power quickly. Experimental results show that the leakage power analysis with the proposed power model is 217.9 times faster than the existing one with the gate level power model.
In recent SoC(System-on-Chip) designs, the ratio of leakage to dynamic power consumption is increasing as the semiconductor process technology evolves. Consequently, the demand for leakage power optimization is increasing. To optimize leakage power, it is necessary to analyze leakage power quickly and accurately. In this paper, we propose a high-level leakage power model based on input static probability. Existing power analysis technologies are based on gate-level power models. A high-level power modeling is a technique that captures the power behavior of a circuit at higher level of abstraction than the gate-level. The static probability of a circuit input is the probability that the input has the logic value 1 for a period of time. The leakage power of a gate is largely dependent on the value of the gate inputs. Thus, the leakage power of a gate can be represented by an equation of the input static probabilities. The equation is simplified by the linear regression analysis. We also propose an algorithm that finds a training input vector for linear regression analysis, so that it can maintain constant reliability of the leakage power model. In this paper, we describe the process of deriving a linear equation of the leakage power model from the equations that calculate the gate-level leakage power of the logic gate. The leakage power model for the logic gates are extended to the combination circuits. Experimental results show a minimum accuracy of 95% or more for the ISCAS85 circuit. Finally, we propose the leakage power model using piece-wise linear equations for more accuracy than simple linear equation using input static probabilities and linear regression when address the non-linear properties of leakage power behavior of a circuit. Experimental results showed that the minimum accuracy increased to 97%. The proposed leakage power model has a linear equation with n+1 mathematical expression when the circuit input is n. Therefore, it is possible to analyze the power quickly. Experimental results show that the leakage power analysis with the proposed power model is 217.9 times faster than the existing one with the gate level power model.
AI-Helper
※ AI-Helper는 부적절한 답변을 할 수 있습니다.