[학위논문]2차원 TMDC 물질기반 차세대 반도체 소자에 대한 연구 : DTCO 기법을 활용한 beyond-CMOS향 차세대 반도체 기술에 대한 연구 Investigation on next-generation semiconductor devices based on 2D TMDC materials : Research on next-generation semiconductor technology for beyond-CMOS using DTCO technique원문보기
본 논문에서는 TMDC 소자의 회로레벨 PPA 평가를 위해 원자레벨-소자레벨-회로레벨 분석을 모두 진행하는 산업체의 DTCO 기법을 활용하여 연구를 진행하였다. TMDC 물질의 가장 큰 약점으로 평가받는 contact resistance를 고려하였으며, 회로의 BEOL load 저항과 capacitance 또한 고려하여 회로 성능 평가를 진행하였다. TMDC 소자 최적화를 위해, 단순 planar ...
본 논문에서는 TMDC 소자의 회로레벨 PPA 평가를 위해 원자레벨-소자레벨-회로레벨 분석을 모두 진행하는 산업체의 DTCO 기법을 활용하여 연구를 진행하였다. TMDC 물질의 가장 큰 약점으로 평가받는 contact resistance를 고려하였으며, 회로의 BEOL load 저항과 capacitance 또한 고려하여 회로 성능 평가를 진행하였다. TMDC 소자 최적화를 위해, 단순 planar MOSFET 구조뿐만 아니라, monolithic3D(M3D) 구조를 고려하여 회로레벨 분석을 진행하였다. 회로 성능 평가를 통해 TMDC 채널 물질의 M3D 구조가 planar 대비 회로 성능이 열화됨을 확인하였고, 그 원인이 M3D 구조로 인해 얻는 effective resistance의 이점보다 parasitic capacitance가 증가함으로써 발생하는 effective capacitance의 증가가 더 크기 때문에 이러한 성능 열화가 발생하는 것을 확인하였다. M3D 구조의 성능 열화를 해결하기 위해, M3D 구조의 parasitic capacitance를 줄이는 air BOX를 적용한 M3D 구조를 적용하여 기존 M3D 구조대비 성능 향상을 확인하였다. 이를 통해, TMDC 채널을 사용한 M3D 구조의 parasitic capacitance의 감소의 필요성과, low-k BOX의 필요성을 확인하였다.
본 논문에서는 TMDC 소자의 회로레벨 PPA 평가를 위해 원자레벨-소자레벨-회로레벨 분석을 모두 진행하는 산업체의 DTCO 기법을 활용하여 연구를 진행하였다. TMDC 물질의 가장 큰 약점으로 평가받는 contact resistance를 고려하였으며, 회로의 BEOL load 저항과 capacitance 또한 고려하여 회로 성능 평가를 진행하였다. TMDC 소자 최적화를 위해, 단순 planar MOSFET 구조뿐만 아니라, monolithic 3D(M3D) 구조를 고려하여 회로레벨 분석을 진행하였다. 회로 성능 평가를 통해 TMDC 채널 물질의 M3D 구조가 planar 대비 회로 성능이 열화됨을 확인하였고, 그 원인이 M3D 구조로 인해 얻는 effective resistance의 이점보다 parasitic capacitance가 증가함으로써 발생하는 effective capacitance의 증가가 더 크기 때문에 이러한 성능 열화가 발생하는 것을 확인하였다. M3D 구조의 성능 열화를 해결하기 위해, M3D 구조의 parasitic capacitance를 줄이는 air BOX를 적용한 M3D 구조를 적용하여 기존 M3D 구조대비 성능 향상을 확인하였다. 이를 통해, TMDC 채널을 사용한 M3D 구조의 parasitic capacitance의 감소의 필요성과, low-k BOX의 필요성을 확인하였다.
In this paper, for the circuit-level PPA evaluation of TMDC devices, study was conducted using the DTCO technique that conducts atomic-device-circuit level analysis. The circuit performance was evaluated by considering the contact resistance and the BEOL load R / C of the circuit. In addition, for T...
In this paper, for the circuit-level PPA evaluation of TMDC devices, study was conducted using the DTCO technique that conducts atomic-device-circuit level analysis. The circuit performance was evaluated by considering the contact resistance and the BEOL load R / C of the circuit. In addition, for TMDC device optimization, circuit level analysis was conducted considering not only a planar MOSFET structure, but also a M3D structure. Through circuit performance analysis, it was confirmed that the M3D structure of the TMDC channel deteriorated the circuit performance compared to the planar. It was confirmed that this performance deterioration occurred because the increase in the Ceff caused by the increase in parasitic capacitance was greater than the advantage of the Reff obtained by the M3D structure. Through this, the necessity of reducing the parasitic capacitance of the M3D structure and the necessity of the low-k BOX were confirmed.
In this paper, for the circuit-level PPA evaluation of TMDC devices, study was conducted using the DTCO technique that conducts atomic-device-circuit level analysis. The circuit performance was evaluated by considering the contact resistance and the BEOL load R / C of the circuit. In addition, for TMDC device optimization, circuit level analysis was conducted considering not only a planar MOSFET structure, but also a M3D structure. Through circuit performance analysis, it was confirmed that the M3D structure of the TMDC channel deteriorated the circuit performance compared to the planar. It was confirmed that this performance deterioration occurred because the increase in the Ceff caused by the increase in parasitic capacitance was greater than the advantage of the Reff obtained by the M3D structure. Through this, the necessity of reducing the parasitic capacitance of the M3D structure and the necessity of the low-k BOX were confirmed.
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