최근 고해상도, 고주사율을 갖는 디스플레이가 대형화가 됨에 따라 타이밍 컨트롤러와 소스 드라이버 IC 사이의 인터페이스의 데이터 대역폭 또한 크게 증가한다. 인터페이스의 디지털 신호를 처리하고 신호를 패널로 보내는 소스 드라이버의 데이터 처리량이 대역폭을 충족시키지 못한다면, 이는 데이터 병목 현상을 일으킬 수 있다. 대역폭을 충족시키기 위해 데이터 속도를 증가시킬 시 전력 소모가 커지는 단점이 발생되기 때문에, 본 논문은 ...
최근 고해상도, 고주사율을 갖는 디스플레이가 대형화가 됨에 따라 타이밍 컨트롤러와 소스 드라이버 IC 사이의 인터페이스의 데이터 대역폭 또한 크게 증가한다. 인터페이스의 디지털 신호를 처리하고 신호를 패널로 보내는 소스 드라이버의 데이터 처리량이 대역폭을 충족시키지 못한다면, 이는 데이터 병목 현상을 일으킬 수 있다. 대역폭을 충족시키기 위해 데이터 속도를 증가시킬 시 전력 소모가 커지는 단점이 발생되기 때문에, 본 논문은 파이프라인 구조를 적용한 쉬프트레지스터에 기반 한 소스 드라이버 IC 구조를 제안한다. 파이프라인 구조를 쉬프트 레지스터에 적용하여 쉬프트 레지스터 출력 주기를 감소시켜, 샘플링 타이밍을 단축시킴으로 고해상도, 고주사율 대형 디스플레이의 짧은 라인 타임을 충족 한다. 결과적으로, 제안하는 쉬프트 레지스터를 기반 한 소스 드라이버 IC는 일반적인 소스 드라이버 IC에 비해 레이턴시 49.7% 감소율, 쉬프트 레지스터 면적 37% 감소율을 나타낸다.
최근 고해상도, 고주사율을 갖는 디스플레이가 대형화가 됨에 따라 타이밍 컨트롤러와 소스 드라이버 IC 사이의 인터페이스의 데이터 대역폭 또한 크게 증가한다. 인터페이스의 디지털 신호를 처리하고 신호를 패널로 보내는 소스 드라이버의 데이터 처리량이 대역폭을 충족시키지 못한다면, 이는 데이터 병목 현상을 일으킬 수 있다. 대역폭을 충족시키기 위해 데이터 속도를 증가시킬 시 전력 소모가 커지는 단점이 발생되기 때문에, 본 논문은 파이프라인 구조를 적용한 쉬프트 레지스터에 기반 한 소스 드라이버 IC 구조를 제안한다. 파이프라인 구조를 쉬프트 레지스터에 적용하여 쉬프트 레지스터 출력 주기를 감소시켜, 샘플링 타이밍을 단축시킴으로 고해상도, 고주사율 대형 디스플레이의 짧은 라인 타임을 충족 한다. 결과적으로, 제안하는 쉬프트 레지스터를 기반 한 소스 드라이버 IC는 일반적인 소스 드라이버 IC에 비해 레이턴시 49.7% 감소율, 쉬프트 레지스터 면적 37% 감소율을 나타낸다.
Recently, the displays is rapidly moved to large size with high resolution that requires high refresh rate. Therefore, a high bandwidth interface circuit between the timing controller and the source driver IC is required. The data throughput of the interface circuit becomes a bottleneck. In addition...
Recently, the displays is rapidly moved to large size with high resolution that requires high refresh rate. Therefore, a high bandwidth interface circuit between the timing controller and the source driver IC is required. The data throughput of the interface circuit becomes a bottleneck. In addition, the power consumption must be considered by increasing the data rate to meet the bandwidth. This paper proposes a source driver IC architecture based on a pipelined shift register structure. By applying the pipeline structure to the shift register, the output latency of the shift register is reduced, and the sampling timing is shortened that meets high resolution and high refresh rate for large displays. As a results, the proposed source driver IC architecture shows a 49.7% reduction in data latency and a 37% reduction in area of the shift register.
Recently, the displays is rapidly moved to large size with high resolution that requires high refresh rate. Therefore, a high bandwidth interface circuit between the timing controller and the source driver IC is required. The data throughput of the interface circuit becomes a bottleneck. In addition, the power consumption must be considered by increasing the data rate to meet the bandwidth. This paper proposes a source driver IC architecture based on a pipelined shift register structure. By applying the pipeline structure to the shift register, the output latency of the shift register is reduced, and the sampling timing is shortened that meets high resolution and high refresh rate for large displays. As a results, the proposed source driver IC architecture shows a 49.7% reduction in data latency and a 37% reduction in area of the shift register.
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