버스 아키텍처는 통신 전송을 만드는 마스터, 전송을 응답받는 슬레이브, 마스터를 선택하는 아비터, 그리고 버스를 연결해 주는 브리지 등으로 구성되어 있다. 이것은 최근에 좀 더 복잡해지고 있으며, 다중버스 아키텍처로 발전하고 있다. 본 논문에서는 여러 다중 shared bus 구조에 대해 논의해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를 도입한 구조를 제안하였다. 마지막으로 이 버스구조에 DMA 마스터를 사용하는 LCD컨트롤러를 집적하였으며, RTL 시뮬레이션과 FPGA 보드 테스트를 통하여 검증하였다. ModelSim 툴을 이용한 타이밍 시뮬레이션에서 DMA, LCD 라인버퍼, SDRAM 컨트롤러 등이 정상적으로 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 LCD 이미지를 확인하였다.
버스 아키텍처는 통신 전송을 만드는 마스터, 전송을 응답받는 슬레이브, 마스터를 선택하는 아비터, 그리고 버스를 연결해 주는 브리지 등으로 구성되어 있다. 이것은 최근에 좀 더 복잡해지고 있으며, 다중버스 아키텍처로 발전하고 있다. 본 논문에서는 여러 다중 shared bus 구조에 대해 논의해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를 도입한 구조를 제안하였다. 마지막으로 이 버스구조에 DMA 마스터를 사용하는 LCD 컨트롤러를 집적하였으며, RTL 시뮬레이션과 FPGA 보드 테스트를 통하여 검증하였다. ModelSim 툴을 이용한 타이밍 시뮬레이션에서 DMA, LCD 라인버퍼, SDRAM 컨트롤러 등이 정상적으로 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 LCD 이미지를 확인하였다.
The bus architecture consists of a master initiating a communication transaction, a slave responding to the transaction, a arbiter selecting a master, a bridge connecting buses and so on. Recently this is more complicated and developed toward multi-bus architecture. In this paper, several cases of m...
The bus architecture consists of a master initiating a communication transaction, a slave responding to the transaction, a arbiter selecting a master, a bridge connecting buses and so on. Recently this is more complicated and developed toward multi-bus architecture. In this paper, several cases of multi-shared bus architecture are discussed and in order to decrease the bridge latency, the architecture introducing a memory selector is proposed. Finally, a LCD controller using DMA master is integrated in this bus architecture that is verified due to RTL simulation and FPGA board test. DMA, LCD line buffer and SDRAM controller are normally operated in the timing simulation using ModelSim tool, and the LCD image is confirmed in the real FPGA board containing LCD panel.
The bus architecture consists of a master initiating a communication transaction, a slave responding to the transaction, a arbiter selecting a master, a bridge connecting buses and so on. Recently this is more complicated and developed toward multi-bus architecture. In this paper, several cases of multi-shared bus architecture are discussed and in order to decrease the bridge latency, the architecture introducing a memory selector is proposed. Finally, a LCD controller using DMA master is integrated in this bus architecture that is verified due to RTL simulation and FPGA board test. DMA, LCD line buffer and SDRAM controller are normally operated in the timing simulation using ModelSim tool, and the LCD image is confirmed in the real FPGA board containing LCD panel.
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문제 정의
본 연구에서는 버스 아키텍처의 구조에 따른 장단점을 분석해 보고, 3단 이상의 다중버스 아키텍처의 구성 방법에 대해 논하려고 한다. 그리고 VHDL을 이용하여 ARM922T 프로세서, DMA①irect Memory Access), SDRAM, SRAM, TFT-LCD 컨트롤러 등으로 구성된 3단 다중버스 아키텍처를 설계해 보고, 특징을 분석하려고 한다.
bus 구조로 급속하게 변화하고 있다. 본 연구에서는 여러 다중 shared bus 구조에 대해 고찰해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를도입한 구조를 제안하였다. 그리고 위의 버스구조에 DMA 마스터가 장착된 LCD 컨트롤러를 집적시켜서 정상 동작됨을 확인할 수 있었다.
제안 방법
그림 6과 그림 7은 설계된 DMA 내장 TFT-LCD 컨트롤러의 시뮬레이션 결과이다. 회로는 VHDL로 설계하였으며 시뮬레이션은 "ModelSim SE 6.2b” 툴을 사용하였다 [6], 그리고 “ARM ADS12'의 ARM922T 모델과 구성요소를 "Altera Quartus n” 툴로 통합하였다図 세부적인 설계 블록의 계층도는 그림 8에 나타내었다.
Sc妃 버스 아키텍처에서 필수적으로 사용하는 기본 블록들은 AHB1, AHB2 버스를 통해 구성하고, 추가적인 버스구조를 통해 새로운 블록을 추가할 수 있도록 해서, 버스구조를 조직적으로 만들었을 뿐만 아니라, FPGA를 통해 손쉽게 조절 가능한 버스구조를 확보하였다.
m 장의 다중 AHB 버스 아키텍처에 전용 DMA를 장착한 TFT-LCD 컨트롤러를 설계하였다. 그림 4에 전형적인 LCD 컨트롤러를 사용한 TFT-LCD 구동 방법이나 타나 있는데, 동작 순서는 표 1에 나타내었다.
대해 논하려고 한다. 그리고 VHDL을 이용하여 ARM922T 프로세서, DMA①irect Memory Access), SDRAM, SRAM, TFT-LCD 컨트롤러 등으로 구성된 3단 다중버스 아키텍처를 설계해 보고, 특징을 분석하려고 한다.
대상 데이터
중재된다. 그림 2에 표현된 것처럼 본 연구의 버스 아키텍처는 AHB1 버스에 ARM922T 프로세서, watchdog 타이머, 인터럽트 컨트롤러 등을 구성하였으며, AHB2 버스에는 고속을 요구하지 않는 PLL, 타이머, UART, 외부 버스 인터페이스 EBI, FPGA 인터페이스 등을 구성하였다. 그리고 AHB1, AHB2 버스에 대해서 메모리 셀렉터에의해 공용 SDRAM, SRAM 메모리가 조절되고 있다.
성능/효과
그리고 위의 버스구조에 DMA 마스터가 장착된 LCD 컨트롤러를 집적시켜서 정상 동작됨을 확인할 수 있었다. VHDL 코드를 이용하여 설계된 DB를 ModelSim 툴로 타이밍 시뮬레이션한 결과에서 AHB 구조 하에서 DMA, LCD 라인버퍼, SDRAM 컨珍을러 등이 잘 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 이미지를 확인하였다.
본 연구에서는 여러 다중 shared bus 구조에 대해 고찰해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를도입한 구조를 제안하였다. 그리고 위의 버스구조에 DMA 마스터가 장착된 LCD 컨트롤러를 집적시켜서 정상 동작됨을 확인할 수 있었다. VHDL 코드를 이용하여 설계된 DB를 ModelSim 툴로 타이밍 시뮬레이션한 결과에서 AHB 구조 하에서 DMA, LCD 라인버퍼, SDRAM 컨珍을러 등이 잘 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 이미지를 확인하였다.
마지막으로 다중버스 아키텍처에 고성능 DMA와 라인 버퍼를 내장한 TFT-LCD 컨트롤러를 설계 및 합성하였다 그리고 본 설계 DB를 프로그래밍한 FPGA 보드에서 LCD 패널에 이미지가 정상적으로 전송됨을 확인하였다.
위의 신호가 그림 9 의 LCC3600A 타이밍 컨트롤 칩에 전달되어 TFT-LCD가 구동되는데, “lcd__de” 신호가 “h谊h” 에서 “lalmdk" 클록 신호에 따라 “IccLdata"신호가 TFTeLCD 패널에 전송된다®]. 본 시뮬레이션으로 AHB 프로토콜의 DMA 동작과 'IFT- IjCD 컨트롤러가 정상 동작됨을 확인할 수 있었다
위의 칩에 설계 블록을 프로그래밍하기 전에 “Altera Quartus II” 툴을 이용하여 합성하였는데, 그 세부적인 결과는 표 3에 나타내었다. 설계 시 비교적 크기가 른 DMA, 라인버퍼 등을 모두 포함해 서약 16, 000 정도의 메모리 비트만으로 합성이 가능하였다询 평균적인 fan-oute 약 4정도이었으며, 최대 fan- oute 약 352정도이었지만 60MHz까지 setup, hold 마진을 충족하며 합성이 가능하였다.
참고문헌 (8)
R. Lu and C.-K. Koh, "SAMBA-Bus: A High Performance Bus Architecture for System- on-Chips", IEEE Trans. on VLSI Systems, vol. 15, no. 1, pp.69.79, 2007
M. Anders, N. Rai, R. Krishnamurthy and S. Borkar, "A transition-encoded dynamic bus technique for high-performance interconnects", IEEE J. Solid-State Circuits, vol. 5, no. 4, pp.444.454, 1997
K. Lahiri, A. Raghunathan, and S. Dey, Dey, "Design Space Exploration for Optimizing On- Chip Communication Architectures", IEEE Trans. Computer-Aided Design, vol. 23, pp.952- 961, June. 2004
K. Lahiri, A. Raghunathan, and S. Dey, "System-Level Performance Analysis for DesigningOn-ChipCommunication Architectures", IEEE Trans. Computer-Aided Design, vol. 20, no. 6, pp. 768.783, June 2001
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