Negative capacitance FET(NCFET)의 가장 큰 특징은, 상온(300 K)에서 60 mV/decade 미만의 sub-threshold swing(SS)을 구현한다는 것이다. 이 논문에서는 Sentaurus TCAD를 기반하여 구현한 NCFET 소자를 6개 트랜지스터(6T)와 8개 트랜지스터(8T)로 1 bit를 구성하는 SRAM bit-cell에 각각 적용하여 메모리 성능 및 읽기/쓰기 수율을 정량적으로 추정하였다. N-type NCFET (6T 비트 셀의 pull-down(...
Negative capacitance FET(NCFET)의 가장 큰 특징은, 상온(300 K)에서 60 mV/decade 미만의 sub-threshold swing(SS)을 구현한다는 것이다. 이 논문에서는 Sentaurus TCAD를 기반하여 구현한 NCFET 소자를 6개 트랜지스터(6T)와 8개 트랜지스터(8T)로 1 bit를 구성하는 SRAM bit-cell에 각각 적용하여 메모리 성능 및 읽기/쓰기 수율을 정량적으로 추정하였다. N-type NCFET (6T 비트 셀의 pull-down(PD), pass-gate(PG) 및 8T 비트 셀의 read pull-down(RPD)를 구성)은 SS=53.92 mV/decade이며, p-type NCFET(6T bit-cell의 pull-up(PU)를 구성)은 SS=58.96 mV/decade이다. NCFET 기반의 SRAM 비트 셀과, conventional planar bulk MOSFET 기반의 SRAM 비트 셀의 비교를 통해 성능 향상을 확인하였고, 읽기/쓰기 수율 차이를 알아보았다. SRAM bit-cell의 읽기(hold) 안정성은 read static noise margin(RSNM) metric으로 평가하였고, 쓰기 능력은 write-ability current (IW)로 평가하였다. 또한 8T SRAM bit-cell의 경우, read ‘zero(0)’ current metric을 통해 추가된 2개의 read-assist 트랜지스터를 고려한 읽기 능력을 평가하였다. 그런 다음, 공정에서 기인하는 랜덤 변수로 인한 트랜지스터 수치 변화에 대한 SNM과 IW의 sensitivity를 추출하였다. 마지막으로, 앞서 구한 variation-aware sensitivity에 기반한 SRAM array의 yield를 ‘cell sigma’를 사용해 정량적으로 추정하였다.
Negative capacitance FET(NCFET)의 가장 큰 특징은, 상온(300 K)에서 60 mV/decade 미만의 sub-threshold swing(SS)을 구현한다는 것이다. 이 논문에서는 Sentaurus TCAD를 기반하여 구현한 NCFET 소자를 6개 트랜지스터(6T)와 8개 트랜지스터(8T)로 1 bit를 구성하는 SRAM bit-cell에 각각 적용하여 메모리 성능 및 읽기/쓰기 수율을 정량적으로 추정하였다. N-type NCFET (6T 비트 셀의 pull-down(PD), pass-gate(PG) 및 8T 비트 셀의 read pull-down(RPD)를 구성)은 SS=53.92 mV/decade이며, p-type NCFET(6T bit-cell의 pull-up(PU)를 구성)은 SS=58.96 mV/decade이다. NCFET 기반의 SRAM 비트 셀과, conventional planar bulk MOSFET 기반의 SRAM 비트 셀의 비교를 통해 성능 향상을 확인하였고, 읽기/쓰기 수율 차이를 알아보았다. SRAM bit-cell의 읽기(hold) 안정성은 read static noise margin(RSNM) metric으로 평가하였고, 쓰기 능력은 write-ability current (IW)로 평가하였다. 또한 8T SRAM bit-cell의 경우, read ‘zero(0)’ current metric을 통해 추가된 2개의 read-assist 트랜지스터를 고려한 읽기 능력을 평가하였다. 그런 다음, 공정에서 기인하는 랜덤 변수로 인한 트랜지스터 수치 변화에 대한 SNM과 IW의 sensitivity를 추출하였다. 마지막으로, 앞서 구한 variation-aware sensitivity에 기반한 SRAM array의 yield를 ‘cell sigma’를 사용해 정량적으로 추정하였다.
The key feature of NCFET (negative capacitance field effect transistor) is its sub-threshold slope (SS) < 60 mV/decade at 300 K. In this thesis, MFISstructured NCFET is applied to six-transistor (6T) and eight-transistor (8T) SRAM bit-cell. The n-type NCFET (i.e., pull-down (PD) and pass-gate (PG) t...
The key feature of NCFET (negative capacitance field effect transistor) is its sub-threshold slope (SS) < 60 mV/decade at 300 K. In this thesis, MFISstructured NCFET is applied to six-transistor (6T) and eight-transistor (8T) SRAM bit-cell. The n-type NCFET (i.e., pull-down (PD) and pass-gate (PG) transistor in 6T SRAM bit-cell & read pull-down (RPD) transistor in 8T SRAM bit-cell) has SS of of 53.92 mV/decade, and the p-type NCFET (i.e., pull-up (PU) transistor in the 6T SRAM bit-cell) has SS of 58.96 mV/decade. In the NCFET-based SRAM cell (vs. conventional SRAM cell with conventional planar bulk MOSFETs), its read (hold)-stability and writeability are evaluated by the metric of read static noise margin (SNM) and write-ability current (Iw), respectively. Also, in the 8T SRAM bit-cell, the read performance considering two read-assist transistors is evaluated using the metric of read ‘zero (0)’ current. Then, under process-induced random variation, sensitivities of SNM and Iw are extracted. Finally, the yield of NCFET-based SRAM array (vs. conventional SRAM array) is quantitatively estimated using the cell-sigma.
The key feature of NCFET (negative capacitance field effect transistor) is its sub-threshold slope (SS) < 60 mV/decade at 300 K. In this thesis, MFISstructured NCFET is applied to six-transistor (6T) and eight-transistor (8T) SRAM bit-cell. The n-type NCFET (i.e., pull-down (PD) and pass-gate (PG) transistor in 6T SRAM bit-cell & read pull-down (RPD) transistor in 8T SRAM bit-cell) has SS of of 53.92 mV/decade, and the p-type NCFET (i.e., pull-up (PU) transistor in the 6T SRAM bit-cell) has SS of 58.96 mV/decade. In the NCFET-based SRAM cell (vs. conventional SRAM cell with conventional planar bulk MOSFETs), its read (hold)-stability and writeability are evaluated by the metric of read static noise margin (SNM) and write-ability current (Iw), respectively. Also, in the 8T SRAM bit-cell, the read performance considering two read-assist transistors is evaluated using the metric of read ‘zero (0)’ current. Then, under process-induced random variation, sensitivities of SNM and Iw are extracted. Finally, the yield of NCFET-based SRAM array (vs. conventional SRAM array) is quantitatively estimated using the cell-sigma.
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