[논문]열화가 억제된 다결성 실리콘 박막 트랜지스터의 제작 및 소자의 열화 특성 분석

김용상; 박진석; 조봉희; 길상근; 김영호

문제 정의

따라서. 본 연구에서는 n 채널 offset-gated TFT's와 LDD structured TFTs를 quartz 기판 상에 W/L = 50 /10으로 LDD 및 offset 길이에 변화를 주면서 제조한 후 그 일반적인 특성과 전기적 스트레스에 따른 특성 변화를 체계적으로 분석하여 LDD 및 offset 구조를 갖는 n 채널 poly-Si TFT's 의 전기적 특성 변화 메커니즘을 규명하고자 한다.

제안 방법

사용하였다. 이 때 반응 가스로는 가장 많이 쓰이는 SiM를 사용하였으며, 증착시 진공도는 0.3 Torr, SiN, 유입량은 60 seem (standard cubic centimeter), 증착률은 34 A /min로 유지 하였다, Si 이온을 35 keV, 1.1 xlO₁₅ ctf의 조건으로 실리콘 박막에 이온 주입시켰으며 증착된 비정질 실리콘을 고상결정화(SPC) 방법으로 열처리(580 t, 48hrs)하여 다결정 실리콘으로 고정화시킨 후 active mask를 이용하여 활성 영역 층을 정의하고 건식 식각 방법으로 다결정 실리콘 박막 올 식각하였다. 게이트 산화막은 열산화 방법으로 950C에서 1000 A 성장시키고 Poly-Si 게이트 전극을 LPCVD 방법을 사용하여 560 I에서 1500 A 두께로 증착한 후 게이트 mask를 사용하여 게이트 영역층을 정의한다.
열산화 방법으로 순수 SiO₂ 막을 950에서 3500 A 의 두께로 증착시켰다. Contact mask를 이용하여 소스, 드레인, 게이트 접촉점을 정의한 후 실리콘이 1% 함유된 알루미늄을 DC magnetron sputtering 방법으로 전극을 증착하였다.
열산화 방법으로 순수 SiO₂ 막을 950에서 3500 A 의 두께로 증착시켰다. Contact mask를 이용하여 소스, 드레인, 게이트 접촉점을 정의한 후 실리콘이 1% 함유된 알루미늄을 DC magnetron sputtering 방법으로 전극을 증착하였다. Metal mask를 사용하여 전극을 형성하고 450 에서 1시간 동안 alloying하여 W/L = 50 /10이고 다양한 offset과 LDD를 갖는 n-channei 다결정 실리콘 박막 트랜지스터를 제작하였다.
Contact mask를 이용하여 소스, 드레인, 게이트 접촉점을 정의한 후 실리콘이 1% 함유된 알루미늄을 DC magnetron sputtering 방법으로 전극을 증착하였다. Metal mask를 사용하여 전극을 형성하고 450 에서 1시간 동안 alloying하여 W/L = 50 /10이고 다양한 offset과 LDD를 갖는 n-channei 다결정 실리콘 박막 트랜지스터를 제작하였다. 소자의 선기적인 특성은 HP4156 반도체 변수 분석기를 사용하여 측정했으며 수평 및 수직 전계값은 SILVAC0 simulator를 사용하여 알아보았다.
LDD 및 offset 구조를 가지는 n 채널 다결정 실리콘 박막 트랜지스터를 제조한 후 전기적 특성 변화 메커니즘을 조사하였다.

데이터처리

Metal mask를 사용하여 전극을 형성하고 450 에서 1시간 동안 alloying하여 W/L = 50 /10이고 다양한 offset과 LDD를 갖는 n-channei 다결정 실리콘 박막 트랜지스터를 제작하였다. 소자의 선기적인 특성은 HP4156 반도체 변수 분석기를 사용하여 측정했으며 수평 및 수직 전계값은 SILVAC0 simulator를 사용하여 알아보았다.

이론/모형

LPCVD(low-pressure chemical vapor deposition) 방법으로 550E에서 500 A 두께의 실리콘 박막을 중착하여 활성층으로 사용하였다. 이 때 반응 가스로는 가장 많이 쓰이는 SiM를 사용하였으며, 증착시 진공도는 0.

성능/효과

2 는 드레인 전압 5 V 일때의 LDD와 offset 길이에 따른 Ids-Vgs 특성 곡선이다. LDD와 offset 구조를 갖는 poly-Si TFT's LDD 와 offset 영역의 직렬저항 효과로 인하여 드레인 부근의 수평방향 전계값이 크게 감소되기 때문에 수평 방향 전계의 의존도가 높은 off 전류가 감소되어 전압에 관계없이 일정하게 나타났다. On 전류의 경우 역시 직렬저항 효과 때문에 값이 감소되는데, 이때 offset 소자의 저항값이 더 크^ 때문에 LDD 소자보다 더 작은 on 전류값을 갖는 것으로 나타났다.
3 는 positive bias stress((Vcs = Vds = +20 V)를 3600 sec 동안 인가한 후 offset과 LDD 구조를 갖는 소자의 Ids-Vds 특성 곡선을 비교한 그래프이다. 전기적 stress에 의한 전류변화율은 offset 소자보다 LDD 소자가 더 크게 나타났으며 이는 offset 영역이 LDD 영역보다 저항값이 크기 때문에 전계의 영향이 감소되는 것으로 사료된다 Offset히나 LDD 길이가 1.5 정도로 길어지게 되면 저항이 너무 커져서 전기적 stress에 의한 효과가 줄어들기 때문에 전류의 중가 현상이 현저하게 감소되는 것으로 나타났다.
일반적으로 positive stress를 인가하게 되면 게이트 산화막 안에 트랩된 전자의 영향으로 on-전류가 약간 감소하고, donor혐 계면 준위에 의한 전하는 드레인 영역 근처의 국부적 전계를 중가시켜 off-전류의 증가를 가져오며 전체적으로는 트랩된 전자의 영향이 지배적으로 작용하기 때문에 graph 의 positive shift가 일어나게 된다 Offset이나 LDD 구조를 갖는 소자의 경우는 LDD 및 offset 영역으로 인하여 드레인 부근의 전계값이 감소되기 때문에 캐리어에 인가되는 에너지값 역시 감소된다. 따라서 전자는 Si/SiQ 계면의 에너지 장벽을 넘을 만큼의 충분한 에너지를 공급받기 힘들어지고 전자의 주입보다는 계면준위 효과가 지배적으로 작용하게 되어 graph의 negative shift 현상이 일어나게 되며 그 변화 폭은 두 경우 모두 비슷한 것을 알 수 있었다. 이때 offset이나 LDD 길이가 증가함에 따라 offset과 LDD 영역의 저항이 크게 증가하여 전기적 stress에 의한 shift 현상이 감소되는 것으로 나타났다.
따라서 전자는 Si/SiQ 계면의 에너지 장벽을 넘을 만큼의 충분한 에너지를 공급받기 힘들어지고 전자의 주입보다는 계면준위 효과가 지배적으로 작용하게 되어 graph의 negative shift 현상이 일어나게 되며 그 변화 폭은 두 경우 모두 비슷한 것을 알 수 있었다. 이때 offset이나 LDD 길이가 증가함에 따라 offset과 LDD 영역의 저항이 크게 증가하여 전기적 stress에 의한 shift 현상이 감소되는 것으로 나타났다.
이로부터 전기적 stress에 의한 graph shift 현상은 offset 영역의 doping 농도 보다는 offset 길이에 지배적인 영향을 받는다는 것을 알 수 있었다.
여기서 X축은 소스에서 드레인에 걸친 소자의 길이를 나타내며 10 길이의 게이트 영역은 5에서 15까지의 좌표를 차지하게 된다. 그림에서 보는 바와 같이 offset 및 LDD 영역와 영향으로 드레인 부근의 수평 전계가 크게 감소함을 확인할 수 있었다.
Offset 및 LDD 구조를 갖는 다결정 실리콘 박막 트랜지스터는 offset이나 LDD 영역에 의한 작렬 저항 효과와 드레인 부근에서의 전계감소 현상 때문에 기존의 소자에 비하여 on 전류가 약간 감소되고 kink 현상이 사라졌으며 off 전류가 크게 감소하여 게이트 전압에 관계없이 일정한 값을 갖는 것으로 밝혀졌다.
negative shift 현상이 발생하였다. 또한 전기적 stress에 의한 I-V 그래프 아dft 현상은 offset 영역의 도핑농도 보다는 offset 길이에 지배적인 영향을 받는다는 것을 알 수 있었다.

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