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문제 정의
- 본 논문에서는 CAD 툴을 이용한 PCB 기판 설계 시 PCB 기판의 전기적 특성을 분석하기 위한 회로 요소의 전기적 파라미터 추출 방법과 이를 통한 네트 모델링 및 잡음 분석과정을 캐시 메모리 시스템을 예로하여 기술하였다.
- 본 논문에서는 PCB 설계에서 기판의 전기적 특성을 해석하기 위한 전기적 변수 추출 및 모델링 방법을 살펴보았다. 실제의 PCB 보드에서의 전기적 특성을 분석하기 위해 테스트 시스템으로 CPU 칩과 캐시메모리를 사용하여 보드를 설계하였고, 이때의 전기적 특성과 잡음 특성을 분석하였다.
- 그러나 최근의 PCB 기술은 회로 패턴 및 간격의 미세화와 더불어 회로 배선 충의 다층화의 경향을 갖는다. 이를 통해 기판의 물리적 크기를 감소시키고, 단위 면적 당 배선 밀도를 증가시켜, 네트당 배선 길이를 축소함으로써 고속, 고밀도 시스템을 구현하고자 한다. 그러나 밀집된 영역에 고속, 고밀도 칩을 탑재함으로써 발생되는 전기적 잡음과, 열적인 문제는 시스템의 성능과 밀접한 관계를 가지며, PCB 설계에서 매우 중요한 요소로 대두되고 있다.
가설 설정
- OmmxlQOi皿)를 사용하여 55nnnx55mtn 배선 면적을 갖는 6층 PCB 기판에서 배치, 배선을 실시하였다. FCB 기판은 0.25(X8.75面) 두께의 동박충, 절연체는 비유전율 4.7을 갖는 100㈣ 두께의 FR4를 가정하였고 안정된 전원 및 접지 신호를 위해서 2충 및 5층에 전원 면/접지면을 각각 삽입하였다 배선 규칙은 배선 폭/배선 피치 = 100/zn/250/® 비아홀은 직경/피치 = 50啊90(胸로 하였고 BGA 용 패드의 직경/피치 = 1(»0/血2000网로 설정하였다 칩의 배치는 실장 되는 부품의 소모전력(펜티엄 칩:
- 95nH 정도이다. 따라서 전 원잡음 분석을 위해 전원접지선의 평균 인덕턴스와 CPU칩 자체의 인덕턴스(6.1nH)를 전원/접지핀의 유효 인덕턴스로 가정하였다. 또한 1개의 전원/접지핀과 연결된 I/O 버퍼 수는 펜티엄 칩 상의 신호 핀과 전원/접지핀 수와 비례관계에 있다고 가정하고 3개의 I/O 버퍼가 동시에 스위칭될 때 전원 및 접지 핀에 유기되는 전원잡음을 모의 실험하였고 전원잡음의 크기는 최대 -0.
- 배선 도선의 규격으로는 배선폭/ 배선피치 = lOOjm/250/ffl 규격을 따랐고, 배선층에 따라 1충 및 6충은 마이크로스트립 라인 구조, 3층 과 4충은 스트립라인 구조이며, 2층과 5충은 전원면 이다. 비아흘은 FR-4 유전체에 삽입된 원통형 도체로 된 구조로써 내부직경/외부직경 = 300㎛/500㎛ 이고 비아간의 최소 피치는 900㎛이며 각 충간 연결 길이는 최소 100㈣로 가정하였다. BGA balle 외부 보드와 연결할 때 형성되는 공기 중에 노출된 원형 도체로써 직경/피치 = 1000河2000㎛로 모델링하였 다[8, 9] [그림 기은 테스트 기판에서의 기본요소에 대한 회로요소의 구조를 보여주며 도체 구조에 따른 전기적 변수 추출을 위해서는 moment method를 이용한 2차원 전송선 분석 툴인 Quad사의 XFX 프로그램을 사용하였다.
- 7〜 L2% 정도로 나타났다. 비아흘은 드릴흘/패드 지름 = 0.3/0.5剛, BGA ball은 실장 시 형성되는 800例 높이의 원형 도체를 가정하였다, [그림 8]은 기본 회로의 계산된 값을 보여준다.
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