ATM PON (Passive Optical Network) 시스템은 OLT (Optical Line Termination)와 다수의 ONU (Optical NetworkUnit), 그리고 스플리터와 함께 PON을 구성하는 광케이블로 구성된다. 상향 전송에서 셀 충돌을 피하기 위하여, 새로운 ONU가 설치될 때 ranging이라는 정교한 절차를 필요로 한다. 이 절차가 종료된 후에 ONU는 OLT가 제공하는 승인에 따라 상향 셀을 전송할 수 있다. 여러 가지 요인의 변화에 의해 발생할 수 있는 셀 충돌을 예방하기 위하여, OLT는 지속적으로 셀 위상 감시를 수행해야 한다. 이는 OLT가 모든 상향 셀에 대하여 기대되는 도착 시점을 예측하고, 실제 도착하는 시점을 감시하여, 두 시점 간의 오차를 계산하는 것을 의미한다. 따라서, OLT의 TC (Transmission Convergence) 칩에는 현재 제공하는 승인에 대한 셀의 도착할 시점을 계산할 수 있는 예측기가 필요하다. 본 논문에서는 이러한 예측기를 등화 왕복지연에 해당하는 길이를 갖는 이동 레지스터를 이용하여 구현한다. 하나의 레지스터는 8 비트로 구성되어, OLT는 어떤 ONU가 어떤 종류의 셀을 보내는지 확인 할 수 있다. 또한 TC 칩은 예측기의 기능을 이용하여 ONU의 유효 대역폭을 계산할 수 있다. 타임 시뮬레이션과 구현된 광 보드를 측정하여, 예측기의 동작을 확인한다.
ATM PON (Passive Optical Network) 시스템은 OLT (Optical Line Termination)와 다수의 ONU (Optical Network Unit), 그리고 스플리터와 함께 PON을 구성하는 광케이블로 구성된다. 상향 전송에서 셀 충돌을 피하기 위하여, 새로운 ONU가 설치될 때 ranging이라는 정교한 절차를 필요로 한다. 이 절차가 종료된 후에 ONU는 OLT가 제공하는 승인에 따라 상향 셀을 전송할 수 있다. 여러 가지 요인의 변화에 의해 발생할 수 있는 셀 충돌을 예방하기 위하여, OLT는 지속적으로 셀 위상 감시를 수행해야 한다. 이는 OLT가 모든 상향 셀에 대하여 기대되는 도착 시점을 예측하고, 실제 도착하는 시점을 감시하여, 두 시점 간의 오차를 계산하는 것을 의미한다. 따라서, OLT의 TC (Transmission Convergence) 칩에는 현재 제공하는 승인에 대한 셀의 도착할 시점을 계산할 수 있는 예측기가 필요하다. 본 논문에서는 이러한 예측기를 등화 왕복지연에 해당하는 길이를 갖는 이동 레지스터를 이용하여 구현한다. 하나의 레지스터는 8 비트로 구성되어, OLT는 어떤 ONU가 어떤 종류의 셀을 보내는지 확인 할 수 있다. 또한 TC 칩은 예측기의 기능을 이용하여 ONU의 유효 대역폭을 계산할 수 있다. 타임 시뮬레이션과 구현된 광 보드를 측정하여, 예측기의 동작을 확인한다.
In the ATM-PON (Asynchronous Transfer Mode-Passive Optical Network), the downstream cell transmitted by an OLT is broadcast to all ONUs. The ONU receives selectively its own cells by VP filtering. On the other hand, the upstream cell can be transmitted by ONU in the case of receiving a grant from th...
In the ATM-PON (Asynchronous Transfer Mode-Passive Optical Network), the downstream cell transmitted by an OLT is broadcast to all ONUs. The ONU receives selectively its own cells by VP filtering. On the other hand, the upstream cell can be transmitted by ONU in the case of receiving a grant from the OLT. After providing the grant to an ONU, the OLT expects the arrival of a cell after an elapse of the equalized round trip delay. ITU-T G.983.1 recommends that one bit error is allowed between the expected arrival time and the actual arrival time at the OLT. Because the ONU processes the different delay to each type of grant (ranging, user cell, and mimi-slot grant), it is not simple to design the transmission part of ONU. In this paper, we implement a grant processor which provides the delay accurately in the ONU TC chip with the FPGA. For the given equalized delay, it deals with the delay for the cell, the byte, and the bit unit by using the shift register, the byte counter, and the D flip-flop, respectively. We verify the operation of the grant processor by the time simulation and the measurement of the optical board output.
In the ATM-PON (Asynchronous Transfer Mode-Passive Optical Network), the downstream cell transmitted by an OLT is broadcast to all ONUs. The ONU receives selectively its own cells by VP filtering. On the other hand, the upstream cell can be transmitted by ONU in the case of receiving a grant from the OLT. After providing the grant to an ONU, the OLT expects the arrival of a cell after an elapse of the equalized round trip delay. ITU-T G.983.1 recommends that one bit error is allowed between the expected arrival time and the actual arrival time at the OLT. Because the ONU processes the different delay to each type of grant (ranging, user cell, and mimi-slot grant), it is not simple to design the transmission part of ONU. In this paper, we implement a grant processor which provides the delay accurately in the ONU TC chip with the FPGA. For the given equalized delay, it deals with the delay for the cell, the byte, and the bit unit by using the shift register, the byte counter, and the D flip-flop, respectively. We verify the operation of the grant processor by the time simulation and the measurement of the optical board output.
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문제 정의
유입된 승인들은 이동 레지스터 (Shift Register, SR)를 경유하여 상향 셀 클럭 (Cclk)단위마다 오른쪽으로 이동한다. CDR과 BDC의 주변회로는 각각 상향 셀 길이만큼의 지연과 바이트 단위의 지연을 제공하는 것이 목적이다. 사전 할당지연 ( Te) 혹은 등화지연 ( T& 값이 CDR에는 셀 단위로 BDC에서 바이트 단위로 환산되어 있다 그 값은 다음과 같이 계산한다.
1 에서는 이러한 셀들이 OLT에 도착하였를때, OLT가 기대하는 도착시점과 1 비트 이상 차이가 나지 않도록 권고하고 있으므로 ONU 가 셀을송출하는 시간을 정확히 처리하는 회로의 구현이필수적이다. 궁극적으로 승인처리기의 역할은 그림 4에 주어진 것처럼 PLOAM 셀 처리기로부터 승인값을 입력으로 받고 각각의 승인에 대하여 정확한지연이 경과한 후에 버퍼에서 대기하고 있는 해당하는 셀을 선택해서 전달하는 것이다 본 논문은 이러한 기능을 수행하는 승인처리기를 구현하는 것이목적이며, 다음 절에서 세부적인 알고리즘을 소개한다
본 논문에서는 G.983.1 을 기반의 ATM-PON의 ONU 에서 상향 셀 전송을 하는데 있어서, 승인의종류에 따라 필요한 지연을 정확하게 제공하는 승인처리기를 FPGA (Field Programmable Gate Array)로 구현한다. 주어진 값에 대하여 정교한 지연을 제공하되, 단순하게 구현해야 회로의 낭비를줄일 수 있다.
제안 방법
주어진 값에 대하여 정교한 지연을 제공하되, 단순하게 구현해야 회로의 낭비를줄일 수 있다. 구현된 승인처리기에서 셀 단위의 지연은 이동 레지스터를, 바이트 단위의 지연은 카운트를, 비트 단위의 미세 지연은 병렬 데이터가 직렬데이터로 변환된 후에 최종 출력단에서 D flip-flop 을 이용하여 처리한다. 또한 메모리의 사용을 최소화하기 위하여, PLOAM 셀 내부의 하나의 승인은 8 비트로 표현되어 있지만, ONU에서는 3비트로 변환하여 구분한다.
본 논문에서는 승인처리기의 칩 면적을 줄이기 위해, 표 1에서 주어진 것과 같이 자신에게 제공되는 CBR (Con stant Bit Rate), VBR (Variable Bit Rate), 분할슬롯, PLOAM, Ranging 셀에 대한 승인과 그외의 승인은 (자신과 관계가 없으므로) 무할당 승인으로 간주하여 총 6 가지만 식별하도록 한다. 따라서 승인처리기에 유입되는 승인 값을 내부적으로 3 비트로변환함으로_써 메모리의 용량을 절반 이상 절약할수 있도록 설계하였다.
OLT 가 PLOAM (Physical Layer Operation and Maintenance) 셀을 통해 승인을 제공한 직후에서 승인을 받은 ONU가 상향으로 보낸 셀이 도착하는데 까지 걸리는 시간을 등화 왕복전파지연 (equalized round-trip delay, 丁如)이라 하며, OLT와 ONU들 사이의 거리가 각각 다르다 할지라도 Teqd 를 일정하게 함으로써 충돌을 방지할 수 있다'2!. 따라서, 새로운 ONU 가 등록될 때마다 O* LT ranging 프로토콜을 이용하여 해당 ONU 에 필요한 등화지연 (equalized delay, 7》을 측정한다. OLT는이 측정된 값을 하향 PLOAM 셀의 메시지 필드에 기록하여 새로 등록되고자 하는 ONU에게 전달한다.
그러나 하향 PLOAM 셀을 통흐}여 승인들이 ONU 에 도착하면, 자신을 제외한 다른 ONU들에게 제공하는 승인은 종류에 관계없이 자신에게 있어 무할당 (un assigned) 승인으로 간주해도 무방하다. 본 논문에서는 승인처리기의 칩 면적을 줄이기 위해, 표 1에서 주어진 것과 같이 자신에게 제공되는 CBR (Con stant Bit Rate), VBR (Variable Bit Rate), 분할슬롯, PLOAM, Ranging 셀에 대한 승인과 그외의 승인은 (자신과 관계가 없으므로) 무할당 승인으로 간주하여 총 6 가지만 식별하도록 한다. 따라서 승인처리기에 유입되는 승인 값을 내부적으로 3 비트로변환함으로_써 메모리의 용량을 절반 이상 절약할수 있도록 설계하였다.
본 연구에서 개발된 Grant Processor는 Xilinx 사의 모델명 XCV400-HQ240인 FPGA (Field Pro grammable Gate Arrary) 칩을 대상 타겟으로 하여 VHDL (Very-high-speed Description Language) 로코딩해 시간 시뮬레이션 하였다.
승인처리기의 동작이 실제 구현된 시스템에서 정확하게 동작하는 것을 검증하기 위하여, FPGA로 구현한 TC 칩과 광 모듈로 구성된 OLT와 ONU 보드를 광 스플리터로 연결하여 그림 13과 같이 구성하였다.
마지막으로 역 다중화기는 헤더가 가지고 있는 값에 따라 PLOAM 셀, 데이터 셀, 휴지 셀을 구분하여 해당 버퍼에 위치시킨다. 특히, PLOAM 셀 처리기는 PLOAM 셀 내부의 동기 필드를 이용하여 1 KHz 클럭을 추출하고 승인 필드와 메시지 필드의 에러 검사와 하향 반 프레임에 대한 BIP 검사를 수행한다. 모든 검사가 완료되면 에러가 없는 경우에한하여 메시지 필드를 마이크로 프로세서에게 전달하고 승인 필드를 승인처리기에게 전달한다.
대상 데이터
화면에 출력되는 핀의 구성을 보면, 하향 직렬 데이터 신호인 datain, 위치가 다른 ONU들로부터 셀이들어 올 때마다 자동 그림 14. 전체 동작을 보여주기 위한 논리 분석기의 모니터 출력threshold 레벨을 설정해주는 신호인 reset, 첫 번째 ONU의 상향직렬 데이터 신호인 dataendl, 두 번째 ONU의 상향 직렬 데이터 신호인 dataend2, 상향 셀의 위상을감시해주는 신호인 PMSE (Phase Monitor and Synchronizer Enable), OLT 수신부의 직렬 데이터입력 신호인 mrx.out, OLT 내부의 HEC 과정을거쳐 출력되는 신호인 HECOUT[7:0]로 구성되어 있다. 그림 14는 첫 번째 ONU오卜 두 번째 ONU에서 보내지는 분할 슬롯 셀을 OLT가 HEC 하여 셀이 에러 없이 정상적으로 도착했음을 알려주는 그림을 나타낸 것이다.
이론/모형
한 개의 분할슬롯에 몇 개의 미니슬롯을 포함할 수 있는지는미니슬롯의 길이에 따라 달라진다. 본 논문에서는사용하는 분할슬롯의 구조는 [5]와 [6]에 제시된 방법을 따르기로 한다. OLT는 여러 가지 조건에 따라 적절한 미니슬롯 길이를 결정할 수 있으며 이것을 Divided_slot_grant_configuration 메시지를 통하여 전달한다.
성능/효과
53개의 모든 승인들은 유효한 승인이고 두 번째 PLOAM 셀의 마지막 승인은 무효한 (idle) 승인으로 채워진다. 즉 두 번째 PLOAM 셀의 27 번째 승인 필드는 무의미한 것으로 간주함으로써, 한 프레임에 53 개의 승인이 제공된다.
시프트 레지스터를 사용하였다. CBR, VBR, 분할슬롯, PLOAM, 무할당 승인 등 6 가지를 구별하는데 승인 값을 내부적으로 3 비트로 변환시킨 결과 칩 면적이 상당히 감소하였다. 위에서 제시한 방법으로 승인처리기를 FPGA로 합성하면 ONU의전체 TC 칩 면적의 10% 정도를 차지한다.
위에서 제시한 방법으로 승인처리기를 FPGA로 합성하면 ONU의전체 TC 칩 면적의 10% 정도를 차지한다. 또, 모의 실험 및 OLT와 ONU 보드 테스트에서 승인처리기가 정확하게 동작함을 확인 할 수 있었다.
즉, 승인처리기의 역할은 크게 두 가지로서, ranging 절차 과정에서 OLT가 전달하는 메시지의 종류에 따라 ONU의 상태 레지스터 값을 변화 시켜 셀 간의 충돌 없이 등화지연 값을 측정할 수 있게 한다. 또한, 측정된 등화지연 값은 승인처리기의 내부 레지스터에 기록해 놓고, MAC 프로토콜과 관련해서 OLT가 동적으로 할당해준 승인 값들과 승인처리기의 내부의 레지스터를 비교해 가면서 CBR 셀, VBR 셀, 분할 슬롯 PLOAM 셀을 선택하여 자신에게 할당된 타임슬롯에 정확히 전달하게 하는 역할을 담당한다.
새로 설치되고자 ranging에참여하는 ONU들은 ranging 승인을 수신한 즉시 (upstream_overhead 메시지에서 Te = 0으로 설정되어 있는 경우), 혹은 유한한 시간이 경과한 후 ( Te > 0으로 설정되어 있는 경우)에 PLOAM 셀 내부에 Serial_number_ ONU 메시지를 기록하여 응답을 한다. 만약 이 응답 메시지가 충돌이 없이 성공적으로 OLT에 도착했다면, ONU에게 PONJD 를할당하고 해당 ONU에게 적용될 데이터 승인 값과 PLOAM 셀 승인 값을 할당하여 줄 것이다 이러한값들을 성공적으로 할당받았다면 RSR = 0x02로갱신한다. 만약 충돌이 발생하였을 경우, OLT는 binary tree mechanism을 이용하여 한 대씩 ranging 에 참여하도록 유도한다'기.
동일하다. 출력 핀을 보면 전체적으로 2셀 3 바이트만큼 더 지연을 격은 후 출력되는걸 볼 수 있다 이외에도 ranging 절차를 기반으로 하여 여러가지 상황에서 실험을 하였는데, 정상적인 동작을확인 할 수 있었다. 참고로 설계된 승인처리기는 바이트 클럭으로 동작하기 때문에 바이트까지의 지연을 주게 되고 비트지연은 비트동작을 하는 전송단의 맨 끝부분 PTS 이후에서 주게 된다
또한 메모리의 사용을 최소화하기 위하여, PLOAM 셀 내부의 하나의 승인은 8 비트로 표현되어 있지만, ONU에서는 3비트로 변환하여 구분한다. 타임 시뮬레이션과 구현된 시스템의 측정하여 각각의 셀들이 요구되는 지연이 정확히 경과한 후에 OLT에 도착하는 것을 확인한다.
후속연구
추후, ATM-PON이 가지는 전송 용량의 한계 및 가입자 수의 제한을 극복하기 우]해, 기간망 중심의 대용량 전송기술인 WDM 기술이 궁극적으로 가입자망에까지 도입될 것이 예상되므로 지속적으로 PON 에 대한 연구가 진행되어야 할 것으로 판단된다.
참고문헌 (7)
U. Killat, Access to B-ISDN via PONs: ATM Communication in Practice, Wiley, 1996
ITU-T Recommendation G.983.1, 'Broadband Optical Access Systems Based on Passive Optical Network(P0N),' Geneva, Oct. 1998
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