본 논문은 항공전자 시스템 통제와 항법 및 사격통제, 커시브 및 라스터 그래픽 심볼 생성 둥의 기능이 통합된 항공전자시스템컴퓨터(ASC) 개발을 위한 실시간 다중 프로세서 병렬처리 기법을 제안한다. 4개의 32비트 RISC 프로세서간 논리적 계층구조는 마스터-슬레이브 다중 처리방식의 비대칭 구조를 가지며, Interaction 정도는 시분할 공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하고, 효율적인 버스 중재방식을 고안하여 최적성능을 구현하였다. 일련의 비행시험을 통해 개발된 ASC를 검증하였으며, 전기적 시험과 환경 및 전자기 간섭 등 관련시험 또한 수행하였다.
본 논문은 항공전자 시스템 통제와 항법 및 사격통제, 커시브 및 라스터 그래픽 심볼 생성 둥의 기능이 통합된 항공전자시스템컴퓨터(ASC) 개발을 위한 실시간 다중 프로세서 병렬처리 기법을 제안한다. 4개의 32비트 RISC 프로세서간 논리적 계층구조는 마스터-슬레이브 다중 처리방식의 비대칭 구조를 가지며, Interaction 정도는 시분할 공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하고, 효율적인 버스 중재방식을 고안하여 최적성능을 구현하였다. 일련의 비행시험을 통해 개발된 ASC를 검증하였으며, 전기적 시험과 환경 및 전자기 간섭 등 관련시험 또한 수행하였다.
This paper presents a technique for real time multiprocessor parallel processing to develop an avionic system computer(ASC) which integrates the avionics control, navigation and fire control, cursive and raster graphic symbol generation into one line replaceable unit. The proposed method has optimal...
This paper presents a technique for real time multiprocessor parallel processing to develop an avionic system computer(ASC) which integrates the avionics control, navigation and fire control, cursive and raster graphic symbol generation into one line replaceable unit. The proposed method has optimal performance by adopting a logically asymmetric structure between four 32bit RISC processors based on the master-slave multiprocessing, a tightly coupled interaction level with the time shared common bus and global memory, and an efficient bus arbitration algorithm. The ASC has been verified through a series of flight tests. The relevant tests also have been rigorously conducted on the prototype ASC such as electrical test, environmental test, and electromagnetic interference test.
This paper presents a technique for real time multiprocessor parallel processing to develop an avionic system computer(ASC) which integrates the avionics control, navigation and fire control, cursive and raster graphic symbol generation into one line replaceable unit. The proposed method has optimal performance by adopting a logically asymmetric structure between four 32bit RISC processors based on the master-slave multiprocessing, a tightly coupled interaction level with the time shared common bus and global memory, and an efficient bus arbitration algorithm. The ASC has been verified through a series of flight tests. The relevant tests also have been rigorously conducted on the prototype ASC such as electrical test, environmental test, and electromagnetic interference test.
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문제 정의
본 논문에서는 ASC의 주요 기능별로 전담 프로세서를 할당하는 구조를 제안하였다. 즉, 전자 장비들의 통합/제어 및 연산 수행(주 프로세세), HUD와 MFD 전시 심볼 구성 및 위치계산(주 프로세서 2), 전/후방석 MFD용 라스터 그래픽 생성 (그래픽 프로세세), HUI>* 커시브 그래픽 생성 (그래픽 프로세서2) 등으로 할당하였다.
본 논문에서는 항공전자 시스템의 중앙통제와 항법 및 무장조준 알고리즘 연산 수행, HUD용커시브 그래픽과 MFD용 라스터 그래픽 생성 등의 기능 통합형 항공전자시스템컴퓨터 (Avionic System Computer, ASC) 를 개발하기 위한 실시간 다중 프로세서 병렬처리기법에 관하여 기술한다. 32비트 RISC(Reduced Instruction Set Computing) 프로세서 4개의 병렬처리에 필요한 다중 프로세서간 데이터 공유 및 동기화 기법과 시스템 버스 중재를 위해 고안된 알고리즘을 제시한다.
주 프로세세이 공유메모리, 디스크리트, 아날로그 모듈 등에 접근하는 동안 주 프로세서2는 DPRAM에 전시파일을 쓰는 경우와 같이 시 스템버스 활용시점이 중첩되므로 본 논문에서는 ASC 에 최적화된 버스중재 알고리즘을 고안하였다. 그래픽 프로세서1, 2는 주 프로세서2가 시스템 버스를 통해 DPRAM에 써준 데이터를 국부버스를 통해 읽고 그래픽 전용버스를 통해 그래픽 발생기들을 구동함으로 시스템 버스중재가 불필요하다.
제안 방법
32비트 RISC(Reduced Instruction Set Computing) 프로세서 4개의 병렬처리에 필요한 다중 프로세서간 데이터 공유 및 동기화 기법과 시스템 버스 중재를 위해 고안된 알고리즘을 제시한다. ASC 시제품을 개발하여 일련의 시험을 통해 제안된 병렬처리기법을 검증하였으며, 비행시험을 통해 항공기 탑재 비행성능을 확인하였다.
4개의 프로세서 모듈을 포함한 10개의 전자회로 모듈을 그림 2와 같이 1개의 LRU(Line Replaceable Unit)에 통합 구현함으로서 탑재공간 및 중량 감소는 물론 항공전자 및 무장제어요구성능도 만족시켰다. 대상 HUD 특성에 따라 자체 설계가 필수적인 커시브 그래픽 하드웨어와의 연동을 최적화하기 위해 JIAWG(Joint Integrated Avionics Working Group)가 공통 항공전자 프로세서 구조로 추천한 바 있는 인텔사의 32비트 RISC 프로세서인 80960 칩을 활용하여 프로세서 모듈을 설* 계하였다.
32비트 RISC(Reduced Instruction Set Computing) 프로세서 4개의 병렬처리에 필요한 다중 프로세서간 데이터 공유 및 동기화 기법과 시스템 버스 중재를 위해 고안된 알고리즘을 제시한다. ASC 시제품을 개발하여 일련의 시험을 통해 제안된 병렬처리기법을 검증하였으며, 비행시험을 통해 항공기 탑재 비행성능을 확인하였다.
각 프로세서 모듈의 기능분류를 구체화함으로써 간편하게 시스템을 구성하기 위해 프로세서 간 논리적 계충구조는 마스터-슬레이브의 수직적 계충관계인 비대칭 구조를 채택하고, INS 등의 센서 정 보 처리 및 실시간 제어를 위해 Interaction 정도는 시분할/공통 시스템 버스와 공유 메모리 등을 활용한 밀 결합 방식을 채택하여 최적 성능을 구현한다 시스템 버스는 VMEbus 규격을 기초로 하여 제어신호의 핸드세이킹에 의한 비동기 구조로 ASC에 적합하도록 설계하여 슬레이브 모듈 설계의 유연성을 확보하였다.
PBREQ 신호는 응용 프로그램에서 필요할 경우 소프트웨어적으로 요청하고 버스사용 완료 후 철회하여야 하며 나머지 신호들은 프로세서와 버스중재기에 의해 하드웨어 적으로 제어된다. 각 프로세서는 PBREQ 신호가 발생되어 있으면 하드웨어적으로 BREQ 신호를 발생 않도록 설계하여 우선 순위에 무관하게 긴급하게필요시 소프트웨어적으로 일정기간 버스 독점이 가능하도록 하였다. 버스중재를 위해 고안된 알고리즘은 다음과 같은 간략화된 논리식으로 표현된다.
각 프로세서에 할당된 응용프로그램을 실행한 결과 프로세서간 동기화와 병렬처리 및 공유자원 접근을 위한 버스중재 등의 기능이 잘 동작하여 시스템 통제, 연산 및 그래픽 생성 등의 요구성능을 충족하였다. 개발된 컴퓨터는 항공기 탑재 비 행시 험을 통해 비행성능을 확인하였다.
만족시켰다. 대상 HUD 특성에 따라 자체 설계가 필수적인 커시브 그래픽 하드웨어와의 연동을 최적화하기 위해 JIAWG(Joint Integrated Avionics Working Group)가 공통 항공전자 프로세서 구조로 추천한 바 있는 인텔사의 32비트 RISC 프로세서인 80960 칩을 활용하여 프로세서 모듈을 설* 계하였다. 따라서 상용실시간 운영체제를 사용하는 대신 하드웨어 구동 및 그래픽 발생을 위한 Kernel 프로그램을 자체 개발하여 실시간으로 무한 loop를 반복 수행하는 상위의 응용 소프트웨어가 이를 호출 활용함으로서 응용 소프트웨어의 하드웨어에 대한 독립성을 최대한 확보하였다.
즉, 검사 및 세트 과정이 진행되는 동안 프로세서에서 Lock 신호가 지속적으로 발생됨으로 이를 버스 중재 로직설계에 활용하여 해당 프로세서가 버스사용권을 유지할 수 있다. 따라서 두 개의 주 프로세서는 공유메모리와 DPRAM 사용을 포함한 모든 응용 소프트웨어를 병렬처리하며, 두 개의 그래픽 프로세서 또한 전시파일 읽기를 포함한 모든 그래픽 알고리즘을 병렬처리 한다.
그래픽 프로세서1, 2는 주 프로세서2가 시스템 버스를 통해 DPRAM에 써준 데이터를 국부버스를 통해 읽고 그래픽 전용버스를 통해 그래픽 발생기들을 구동함으로 시스템 버스중재가 불필요하다. 따라서 두 주 프로세서의 시스템 버스사용에 한해 중재가 요구되므로 병렬 중재방식을 채택하여 주 프로세세에 우선권을 주되 응용 프로그램에서 필요로 하는 경우에는 주 프로세서2가우선적으로 버스를 사용할 수 있도록 유연한 버스 중재기를 설계하였다. 버스중재에 필요한 신호들로는 버스 사용요청을 위한 BREQ1, 2, 버스사용권 획득을 표시하는 BGRT1, 2, 버스 사용 중임을 나타내는 BBSY, 우선순위에 무관한 긴급사용 요청신호 PBREQ 등이 있다.
두 개의 주 프로세서는 처 리작업을 명 확히 정의하여 주 프로세세의 공유메모리 블록 쓰기와 주 프로세서2의 블록 읽기 시점을 가능한 한 상호 배타적으로 설정하여 버스 중재 소요시간을 최소화하였다. 또한 주 프로세서와 그래픽 프로세서간에는 DPRAM 동시 접근방식으로 데이터 교환 소요시간을 최소화하여 인터럽트중복 문제와 하위의 그래픽 프로세서들의 동기화 지연을 방지하도록 하였다.
모체기판 상에 장착위치별로 설정해둔 식별코드를 읽어 동일 하드웨어의 주소를 상이하게 초기화시켜 각 프로세서 모듈의 FIFO 번지 등을 식별하였다. 제작된 주 프로세서 모듈과 AS는 그림 5와 같다.
제작된 주 프로세서 모듈과 AS는 그림 5와 같다. 주 프로세서 모듈은 50Hz 실시간 인터럽트를 비롯하여 입출력 모듈로부터 다양한 인터럽트 소스를 가지므로 Xilinx 사의 FPGA 4013 칩을 이용하여 외부 인터럽트제어기 및 타이머 등을 설계하고, 각종 제어 신호들은 Lattice사의 CPLD 1048과 GAL 22V10으로 설계하여 하드웨어의 유연성을 높였다. 그래픽프로세서 모듈의 DPRAMe IDT사의 7025 칩을 활용하였다.
할당하는 구조를 제안하였다. 즉, 전자 장비들의 통합/제어 및 연산 수행(주 프로세세), HUD와 MFD 전시 심볼 구성 및 위치계산(주 프로세서 2), 전/후방석 MFD용 라스터 그래픽 생성 (그래픽 프로세세), HUI>* 커시브 그래픽 생성 (그래픽 프로세서2) 등으로 할당하였다. 항공기의 수명 주기 동안에 발생할 수 있는 성능 및 형상 등의 변경요구 발생을 고려한 하드웨어 유연성 증대를 위해 다중 프로세서를 이용하여 하드웨어 및 소프트웨어 설계를 모듈화 함으로서 확장성이 증대되고 시스템 오류에 대한 원인분석을 효율적으로 수행할 수 있다.
항공전자 시스템 통제, 항법 및 무장조준 알고리즘 연산 수행, 커시브 및 라스터 그래픽 심볼 생성 등의 기능 통합형 항공 전자 시스템 컴퓨터를 개발하기 위한 다중 프로세서 병렬처리 기법을 제안하고, 32비트 RISC 프로세서 4개에 의한 비대칭 구조 및 밀 결합 방식과 고유한 버스 중재 알고리즘을 이용해 최적 성능 구현이 가능한 컴퓨터를 개발하였다. 각 프로세서에 할당된 응용프로그램을 실행한 결과 프로세서간 동기화와 병렬처리 및 공유자원 접근을 위한 버스중재 등의 기능이 잘 동작하여 시스템 통제, 연산 및 그래픽 생성 등의 요구성능을 충족하였다.
대상 데이터
주 프로세서 모듈은 50Hz 실시간 인터럽트를 비롯하여 입출력 모듈로부터 다양한 인터럽트 소스를 가지므로 Xilinx 사의 FPGA 4013 칩을 이용하여 외부 인터럽트제어기 및 타이머 등을 설계하고, 각종 제어 신호들은 Lattice사의 CPLD 1048과 GAL 22V10으로 설계하여 하드웨어의 유연성을 높였다. 그래픽프로세서 모듈의 DPRAMe IDT사의 7025 칩을 활용하였다.
성능/효과
개발하였다. 각 프로세서에 할당된 응용프로그램을 실행한 결과 프로세서간 동기화와 병렬처리 및 공유자원 접근을 위한 버스중재 등의 기능이 잘 동작하여 시스템 통제, 연산 및 그래픽 생성 등의 요구성능을 충족하였다. 개발된 컴퓨터는 항공기 탑재 비 행시 험을 통해 비행성능을 확인하였다.
개발된 ASC의 군 운용환경 적합성 검증을 위해 Mil-Std-810E 규격에 따라 온도/습도/고도, 진동, 충격 등의 환경시험을 수행하고 전자기간섭 적합성 확인을 위해 Mil-Std-461/2D에 의거 전자기간섭시험 수행결과 환경 및 전자기 특성을 각각 만족했으며, 항공기 탑재 비행시험을 통해 시스템 설계 요구성능을 충족함을 확인하였다.
따라서 각 프로세서들이 동기 되어 그림 4와 같이 병 렬처리가 가능하며 프로세서들 간에 활용되는 데이터의 일관성이 유지된다. 두 개의 주 프로세서는 처 리작업을 명 확히 정의하여 주 프로세세의 공유메모리 블록 쓰기와 주 프로세서2의 블록 읽기 시점을 가능한 한 상호 배타적으로 설정하여 버스 중재 소요시간을 최소화하였다. 또한 주 프로세서와 그래픽 프로세서간에는 DPRAM 동시 접근방식으로 데이터 교환 소요시간을 최소화하여 인터럽트중복 문제와 하위의 그래픽 프로세서들의 동기화 지연을 방지하도록 하였다.
즉, 그래픽 프로세서는 모듈 내부의 국부 버스를 통해 DPRAM에 접근하여 데이터를 공유하게 된다. 따라서 개발된 ASC 는 시분할 공통 시스템 버스 및 공유 메모리와 다중 포트 메모리에 의한 밀 결합 구조로 확장이 간편하며 데이터의 전송율을 높일 수 있다. 그림 3은 주 프로세서2에 의해 DPRAM에 생성된 커시브 및 라스터 전시파일로서 설계된 그래픽 명령들의 구성을 보여준다.
대상 HUD 특성에 따라 자체 설계가 필수적인 커시브 그래픽 하드웨어와의 연동을 최적화하기 위해 JIAWG(Joint Integrated Avionics Working Group)가 공통 항공전자 프로세서 구조로 추천한 바 있는 인텔사의 32비트 RISC 프로세서인 80960 칩을 활용하여 프로세서 모듈을 설* 계하였다. 따라서 상용실시간 운영체제를 사용하는 대신 하드웨어 구동 및 그래픽 발생을 위한 Kernel 프로그램을 자체 개발하여 실시간으로 무한 loop를 반복 수행하는 상위의 응용 소프트웨어가 이를 호출 활용함으로서 응용 소프트웨어의 하드웨어에 대한 독립성을 최대한 확보하였다. 주 프로세서 모듈은 프로그램용 Flash 메모리, 데이터용 RAM, 인터럽트 제어기 및 타이머, RS232C 포트, 어드레스 및 데이터 버퍼 등으로 구성되고, 그래픽 프로세서 모듈은 인터럽트 소스가 적으므로 외부 인터럽트 제어기 대신 프로세서 칩에 내장된 제어기를 사용하고 주 프로세서로부터 그래픽 전시파일을 수신하기 위한 DP(Dual Port)RAM을 포함한다.
그림 3은 주 프로세서2에 의해 DPRAM에 생성된 커시브 및 라스터 전시파일로서 설계된 그래픽 명령들의 구성을 보여준다. 제안된 구조의 또 하나의 장점은 상이한 그래픽 처리기법을 사용하는 HUD와 MFD용 영상신호 생성을 위해 주 프로세서2는 그래픽 프로세세과 2에 동일한 형태의 그래픽 전시파일을 생성해주면 되므로 응용 프로그램 작성이 매우 간편해진다는 점이다.
참고문헌 (6)
Mark Hewish, "Integrated avionics the heart of future combat aircraft", Defense electronics & computing (supplement to IDR 9/1992)
변증남, 이연정, "다중 프로세서를 이용한 메카트로닉 시스템의 제어기 설계 기술과 그 적용사례", 전자공학회지, 1994, 4
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