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나노 스케일 SOI MOSFET를 위한 소자설계 가이드라인
Device Design Guideline for Nano-scale SOI MOSFETs 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.39 no.7 = no.301, 2002년, pp.1 - 6  

이재기 (嘉泉吉大學 電子通信科) ,  유종근 (仁天大學校 電子工學科) ,  박종태 (仁天大學校 電子工學科)

초록
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본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

For an optimum device design of nano-scale SOI devices, this paper describes the short channel effects of multi-gate structures SOI MOSFETs such as double gate, triple gate and quadruple gate, as well as a new proposed Pi gate using computer simulation. The simulation has been performed with differe...

참고문헌 (9)

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