본 연구는 에치스토퍼를 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층 , 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si：H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si：H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.
본 연구는 에치스토퍼를 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층 , 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si：H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si：H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.
The a-Si：H TFTs decreasing parasitic capacitance of source-drain is fabricated on glass. The structure of a-Si：H TFTs is inverted staggered. The gate electrode is formed by patterning with length of 8 ${\mu}m∼16 ${\mu}m. and width of 80∼200 ${\mu}m after depositing w...
The a-Si：H TFTs decreasing parasitic capacitance of source-drain is fabricated on glass. The structure of a-Si：H TFTs is inverted staggered. The gate electrode is formed by patterning with length of 8 ${\mu}m∼16 ${\mu}m. and width of 80∼200 ${\mu}m after depositing with gate electrode (Cr) 1500 under coming 7059 glass substrate. We have fabricated a-SiN：H, conductor, etch-stopper and photoresistor on gate electrode in sequence, respectively. The thickness of these thin films is formed with a-SiN：H (2000 ), a-Si：H(2000 ) and n+a-Si：H (500). We have deposited n+a-Si：H ,NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-stopper pattern. The NPR layer by inverting pattern of upper gate electrode is patterned and the n+a-Si：H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si：H TFTs decreasing parasitic capacitance of source-drain has channel length of 8 ~20 ${\mu}m and channel width of 80∼200 ${\mu}m. And it shows drain current of 8 ${\mu}A at 20 gate voltages, Ion/Ioff ratio of 108 and Vth of 4 volts.
The a-Si：H TFTs decreasing parasitic capacitance of source-drain is fabricated on glass. The structure of a-Si：H TFTs is inverted staggered. The gate electrode is formed by patterning with length of 8 ${\mu}m∼16 ${\mu}m. and width of 80∼200 ${\mu}m after depositing with gate electrode (Cr) 1500 under coming 7059 glass substrate. We have fabricated a-SiN：H, conductor, etch-stopper and photoresistor on gate electrode in sequence, respectively. The thickness of these thin films is formed with a-SiN：H (2000 ), a-Si：H(2000 ) and n+a-Si：H (500). We have deposited n+a-Si：H ,NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-stopper pattern. The NPR layer by inverting pattern of upper gate electrode is patterned and the n+a-Si：H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si：H TFTs decreasing parasitic capacitance of source-drain has channel length of 8 ~20 ${\mu}m and channel width of 80∼200 ${\mu}m. And it shows drain current of 8 ${\mu}A at 20 gate voltages, Ion/Ioff ratio of 108 and Vth of 4 volts.
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문제 정의
본 논문에서는 에 치 스토퍼를를 기존의 방식과 다르게 적용하여 수소화된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인 간의 기생용량을 줄 "고자 한다.
제안 방법
다음에 그림 1. (라) 에 도시된 봐와같이 Cr충을 증착한 후 패터닝 시켜 소오스-드레인 전극을 형성 시켜 박막 트랜지스터를 제조한다. 마지막으로 Cr충을 증착한 후 250℃로 50분간 가열하여 CrSix를 수백 A 정도 형성하고, 마스크를 이용하여 소오스-드레인을 형성한다.
하부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 n+a-Si:H 충을 식각하고, 남아있는 NPR충을 제거한다. 그 위에 Cr 충을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr 충을 형성시켜 박막 트랜지스터를 제조하였다. 이렇게 제작된 샘플들의 전기적 특성올 측정하여 기존의 박막 트랜지스터에 비하여 특성은 우수하고, 제조공정이 줄어들었음을 확인하였다.
이 시점에서 자기 정렬 a-Si:H TFT의 공정을 개선하고, 기생용량 올 줄일 수 있는 구조를 개발하는 연구는 매우 필요하다. 본 연구는 자기 정렬 방법을 기존의 방식과 다르게 적용하여 수소화된 비정질 실리콘 박막 트랜지스터의 제조 공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인 간의 기생용량을 줄인다. 본 연구의 수소화된 비정질 실리콘 박막트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다.
실험 방법은 게이트 전극, 절연 충 , 전도충, 에치스토퍼 및 포토레지스터충을연속 증착하였다. 스토퍼 층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 충 및 NPR(Negative Photo Resister)을 형성시켰다. 하부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 n+a-Si:H 충을 식각하고, 남아있는 NPR충을 제거한다.
본 연구의 수소화된 비정질 실리콘 박막트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트 전극, 절연 충 , 전도충, 에치스토퍼 및 포토레지스터충을연속 증착하였다. 스토퍼 층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 충 및 NPR(Negative Photo Resister)을 형성시켰다.
이렇게 제작된 샘플들의 전기적 특성을 측정하기 위하여 KARL SUSS (독일) 제품의 Probe Station 과 Kithley 제품의 4145A Parameter Analyser 측정 장치를 사용하여 I-V 특성, Vth, Ion/Io任 등의 특성을 구하였다. (그림2, 3, 4)
이렇게 제작된 샘플들의 전기적 특성올 측정하여 기존의 박막 트랜지스터에 비하여 특성은 우수하고, 제조공정이 줄어들었음을 확인하였다. 이상의 특성에서 본 논문에서 사용한 자기 정렬 방식의 a-Si:H TFT를 사용하였을 경우 TFT 의 공정 단가를 낮추어 현재 많은 소자에 이용되고 있는 a-Si:H TFT 의 응용 폭을 상당히 확대시킬 수 있으리라 생각되며 HDTV 의 디스플레이로써 각광을 받고있는 TFT를 사용한 AM LCD FAX.에 사용되고 있는 Contact Image Sensor둥에도 적합한 특성을 구할 수 있으리라 기대된다.
다음으로 남아있는 PR충을 제거하고 그 위에 n+a-Si:H층을 500A 정도 증착한 후 NPR충을 스핀코터로 코팅한다. 이어서, 게이트 패턴과 반대 패턴으로 NPR 층을 패터닝하여 n+a-Si:H충을 CF4+O2 가스로 RIE 하였다. 식각하고 남아있는 PR 충을 제거한다.
여기서 a-SiN:H충을 패턴하고, 그 위에 n+a-Si:H층 및 NPR 충을 형성시킨다. 하부 Cr층을 마스크로 하여 기판 유리 쪽에서 UV(Ultra Violet)를 조사한다. 다음에 현상용액에 담그면 Cr 게이트충과 동일한 형태의 패턴으로 PR 충이 형성되고, 그 PR층을 마스크로 하여 에치스토퍼 a-SiN:H충을 RIE 식각한다.
대상 데이터
였다. 게이트 전극 위에 a-SiN:H, a-Si:H , a-SiN:H 등을 연속하여 증착하였다. 이때 각 박막의 두께는 a-SiN:H: 2000Az a-Si:H:500A, a-SiN:H : 2000A으로 형성 하였다.
본 연구는 자기 정렬 방법을 기존의 방식과 다르게 적용하여 수소화된 비정질 실리콘 박막 트랜지스터의 제조 공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인 간의 기생용량을 줄인다. 본 연구의 수소화된 비정질 실리콘 박막트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트 전극, 절연 충 , 전도충, 에치스토퍼 및 포토레지스터충을연속 증착하였다.
RIE 장비는 PECVD의 RI Mode를 사용 하였다. 이때 사용한 RIE 가스는 CHF3와 02를 혼합하여 사용하였다. 다음으로 남아있는 PR충을 제거하고 그 위에 n+a-Si:H층을 500A 정도 증착한 후 NPR충을 스핀코터로 코팅한다.
이론/모형
게이트 절연 충 및 Passivation 막인 a-SiN:H 박막은 SiH4 가스와 NH3 가스를 혼합하여 PECVD 법으로 제작하였다. NH3/SiH4가 증가함에 따라 a-SiN:H 의 저항율은 증가하고 굴절율은 감소한다.
비정질 실리콘(a-Si:H)은 본 실험에서는 Plasma Enhanced Chemical Vapor Deposition(PECVD) 방법으로 증착 하였다. 중착 조건(SiH4 유량, Chamber 압력, RF Power, 기판 온도向 따라 비정질 실리콘의 전도도, Optical Band Gap, 중착율 둥 전기 광학적 특성이 달라진다.
성능/효과
이러한 특성으로 보아서 본 논문의 자기정렬 a-Si:H TFT 의 경우 전기적 특성은 별 차이 없이 기존의 자기정렬 a-Si:H TFT의 경우에 비해서 제조공정을 단순화하여 마스크의 수를 줄일 수 있으며, 공정단가도 상당히 낮출 수 있는 공정이 될 수 있다.
그 위에 Cr 충을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr 충을 형성시켜 박막 트랜지스터를 제조하였다. 이렇게 제작된 샘플들의 전기적 특성올 측정하여 기존의 박막 트랜지스터에 비하여 특성은 우수하고, 제조공정이 줄어들었음을 확인하였다. 이상의 특성에서 본 논문에서 사용한 자기 정렬 방식의 a-Si:H TFT를 사용하였을 경우 TFT 의 공정 단가를 낮추어 현재 많은 소자에 이용되고 있는 a-Si:H TFT 의 응용 폭을 상당히 확대시킬 수 있으리라 생각되며 HDTV 의 디스플레이로써 각광을 받고있는 TFT를 사용한 AM LCD FAX.
마지막으로 Cr충을 증착한 후 250℃로 50분간 가열하여 CrSix를 수백 A 정도 형성하고, 마스크를 이용하여 소오스-드레인을 형성한다. 이상과 같이 형성된 수소화 된 비정질 실리콘 박막 트랜지스터는 자기 정렬 방법을 기존의 방식과 다르게 적용함으로써 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인 간의 기생용량 Cgs, Cgd 등이 현저히 줄어들어 트랜지스터의 동작속도를 향상시킬 수 있으며, 비정질 실리콘 전도층의 두께를 얇게 만들 수 있어' 박막터의 직렬저항을 줄일 수도 있어 채널 컨덕턴스가 개선된다. 또한 Cr 실리사이드로 소오스-드레인의 접합이 전도성이 우수한 오옴성 접합이 되어 박막 트랜지스터의 특성이 향상된다.
후속연구
이상의 특성에서 본 논문에서 사용한 자기 정렬 방식의 a-Si:H TFT를 사용하였을 경우 TFT 의 공정 단가를 낮추어 현재 많은 소자에 이용되고 있는 a-Si:H TFT 의 응용 폭을 상당히 확대시킬 수 있으리라 생각되며 HDTV 의 디스플레이로써 각광을 받고있는 TFT를 사용한 AM LCD FAX.에 사용되고 있는 Contact Image Sensor둥에도 적합한 특성을 구할 수 있으리라 기대된다.
참고문헌 (9)
Chang W. Hur, 'Method of Making Thin Film Transistors', United States Patent, Patent No.5,306,653, Apr. 1994
R.V.R. Murthy, Mechanisms underlying leakage current in inverted staggered a-Si:H thin film transistors, Fourth Symp. on Thin Film Transistor Technologies, Boston, Nov. 1-6, 1998
허창우, 이문기, 김봉열, '강유전성 PbTiO3 박막의 형성 및 게면특성.' 대한전자공학회 논문지, 26권 7호, pp.83-89, 1989
A. Nathan, Correlation between leakage current and overlap capacitance in a-Si:H TFTs, IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensor, Karuizawa, Japan, June 10-12, 1999
이규정, 류광렬, 허창우, '산화물 반도체 박막 가스센서 어레이의 제조 및 수율 개선'. 한국해양정보통신학회 논문지 vol.6, No.2, pp.315-322, 2002
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