[논문]a-Si:H TFT의 누설전류 및 문턱전압 특성 연구

양기정; 윤도영

[국내논문] a-Si:H TFT의 누설전류 및 문턱전압 특성 연구
Leakage Current and Threshold Voltage Characteristics of a-Si:H TFT Depending on Process Conditions 원문보기

양기정 (광운대학교 화학공학과) , 윤도영 (광운대학교 화학공학과)

높은 누설 전류와 문턱 전압의 이동은 비정질 실리콘(a-Si:H) 트랜지스터(TFT)의 단점이다. 이러한 특성은 게이트 절연체와 활성층 박막의 막 특성, 표면 거칠기와 공정 조건에 따라 영향을 받는다. 본 연구의 목적은 누설 전류와 문턱 전압의 특성을 개선하는데 목적이 있다. 게이트 절연체의 공정 조건에 대해서는 질소를 증가한 증착 공정 조건을 적용하였고, 활성층의 공정 조건에 대해서는 산소를 증가한 공정 조건을 적용하여 전자 포획을 감소시키고 박막의 밀도를 증가시켰다. $I_{off}$는 $65^{\circ}C$ 조건하에서 1.01 pA에서 0.18pA로, ${\Delta}V_{th}$는 -1.89 V에서 -1.22V로 개선되었다.

High leakage current and threshold voltage shift(${\Delta}Vth$) are demerits of a-Si:H TFT. These characteristics are influenced by gate insulator and active layer film quality, surface roughness, and process conditions. The purpose of this investigation is to improve off current($I_{off}$) and ${\Delta}V_{th}$ characteristics. Nitrogen-rich deposition condition was applied to gate insulator, and hydrogen-rich deposition condition was applied to active layer to reduce electron trap site and improve film density. $I_{off}$ improved from 1.01 pA to 0.18 pA at $65^{\circ}C$, and ${\Delta}V_{th}$ improved from -1.89 V to 1.22 V.

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문제 정의

본 실험에서는 a-Si:H TFT의 단점인 온도 및 빛에 의한 높은 누설전류 및 仕treshold voltage shift에 따른 회로의 불안정성을 개선하기 위한 공정 평가를 수행하였다.
본 실험에서는 a-Si:H TFT의 단점인 온도 및 빛에 의한 높은 누설전류, threshold voltage 아 lift 에 영향을 미치는 인자의 개선을 통해 단점을 보완할 수 있는 방법을 제시하였다. 높은 누설 전류와 threshold voltage shift는 TFT LCD의 화질에 직접적인 영향을 미칠 수 있고, 특히 고온 수직 crosstalk과 같은 화질 저하를 유발할 수 있기 때문에 반드시 개선되어야 하는 특성이다.
그리고 a-Si:H의 비저항이 작을 경우와 gate insulator와 active layer 계면에서의 defect 에 의해서도 누설 전류에 취약해질 수 있다. 이러한 원인을 해결하기 위해 back channel에서의 오염을 제거하기 위한 back channel O₂ ashing 공정 적용에 대한 평가와 active layer와 gate insulator의 막질 개선 및 계면 특성 개선을 위한 공정 평가가 수행되었다.

제안 방법

Active layer 증착 시에는 gate insulator 계면 부분에서는 a-Si:H 을 증착(active-1) 하고, source 와 drain 전극 사이의 전기 접촉 저항을 향상시키기 위해 phosphorus(P)를 doping하。여 증착 (active-2) 했다. 濕 된 TFT는 4200-SCS(Keith ley)를이용하여 전기적 특성을 분석하였다.
또한 active layer는 \off 개선을 위해 hydrogen-rich 증착 공정 조건과 a-Si:H 막을 치밀하게 하고 표면 거칠기를 개선하는 조건을 적용하였다. 그리고 앞서 평가한 back channel O₂ ashing 적용 유무에 따른 효과를 확인했다.
Gate insulator AX?의 원인이라 할 수 있는 막 특성을 개선하기 위해 nitrogen-rich 증착 공정 조건과 표면 거칠기를 개선하기 위한 조건이 적용되었다. 또한 active layer는 \off 개선을 위해 hydrogen-rich 증착 공정 조건과 a-Si:H 막을 치밀하게 하고 표면 거칠기를 개선하는 조건을 적용하였다. 그리고 앞서 평가한 back channel O₂ ashing 적용 유무에 따른 효과를 확인했다.
2)로부터 동작 특성을 확인할 수 있다. 상온(25 oC)과 고온(65 oC), 그리고 광 조사 조건에서 측정했다. 실제 디스플레이는 backlight에 의해 빛과 고온의 조건 하에서 구동되기 때문에, TFT의 정확한 거동 특성을 관찰하기 위해 고온과 광 조사 조건에서 측정이 이루어졌다.
상온(25 oC)과 고온(65 oC), 그리고 광 조사 조건에서 측정했다. 실제 디스플레이는 backlight에 의해 빛과 고온의 조건 하에서 구동되기 때문에, TFT의 정확한 거동 특성을 관찰하기 위해 고온과 광 조사 조건에서 측정이 이루어졌다.
따라서 back channel surface 상태에 따라 많은 영향을 받고 있음을 알 수 있다. 이를 개선하기 위해 증착 공정 조건에 대한 평가를 통한 막 표면에 대한 거칠기와 I-V 특성을 측정했다.

대상 데이터

1은 본 실험에 적용된 TFT 구조를 나타내고 있다. Gate는 AlNd/Mo(2500A), gate insulator는 SiNx(4000A), active layer는 a-Si:H (2, 000A), source/drain은 Mo(2, 000A), passivation layer는 SiNx(2, 000A), pixel layer는 ITO(500A) 을 적용하였다. 본 논문에서 논의될 gate insulator, active layer, 그리고 passivation layer는 plasma enhanced chemical vapor deposition(PECVD) 방법을 이용하여 증착하였다.

이론/모형

Gate는 AlNd/Mo(2500A), gate insulator는 SiNx(4000A), active layer는 a-Si:H (2, 000A), source/drain은 Mo(2, 000A), passivation layer는 SiNx(2, 000A), pixel layer는 ITO(500A) 을 적용하였다. 본 논문에서 논의될 gate insulator, active layer, 그리고 passivation layer는 plasma enhanced chemical vapor deposition(PECVD) 방법을 이용하여 증착하였다. 증착 조건은 다음 Table 1과 같다.

성능/효과

높은 누설 전류와 threshold voltage shift는 TFT LCD의 화질에 직접적인 영향을 미칠 수 있고, 특히 고온 수직 crosstalk과 같은 화질 저하를 유발할 수 있기 때문에 반드시 개선되어야 하는 특성이다. 각각의 특성들은 gate insulator와 active layer의 막질 개선 및 거칠기 개선, 그리고 back channel의 오염 원인을 제거함으로써 AVth 를 -1.89 V에서 -1.22 V로, I紡는 65 oC에서 1.01 pA에서 0.18 pA로 안정화되었으며, photo current 특성 역시 향상되었다.
5는 개선 전후의 gate insulator와 active layer의] 표면 거칠기를 나타내고 있다. 기존의 증착막과 비교해 막의 거칠기가 개선되었음을 확인 할 수 있었다. 그리고 개선된 증착 공정을 선별적으로 적용하여 평가한 결과를 Table 5와 Fig.
이는 앞서 논의된 바와 같이, gate insulator SiN^ layer의 막 특성을 향상시키고, active layer의 증착 공정에서 H-rich 조건을 적용함으로써 막내의 dangling bond 밀도를 낮추고 막의 밀도를 높여 낮은 AVth 등 TFT의 개선된 특성을 도출할 수 있었다. 또한 증착막의 거칠기를 개선하고 back channel 의 오염을 개선함으로써 누설 전류 값이 낮아졌음을 알 수 있다.
초기 공정조건에 대비해서 개선된 조건이 적용된 8번 샘플에서 I이f와 AVth 모두 개선된 특성 결과를 보여주고 있다. 이는 앞서 논의된 바와 같이, gate insulator SiN^ layer의 막 특성을 향상시키고, active layer의 증착 공정에서 H-rich 조건을 적용함으로써 막내의 dangling bond 밀도를 낮추고 막의 밀도를 높여 낮은 AVth 등 TFT의 개선된 특성을 도출할 수 있었다. 또한 증착막의 거칠기를 개선하고 back channel 의 오염을 개선함으로써 누설 전류 값이 낮아졌음을 알 수 있다.
6, 7에 나타냈다. 초기 공정조건에 대비해서 개선된 조건이 적용된 8번 샘플에서 I이f와 AVth 모두 개선된 특성 결과를 보여주고 있다. 이는 앞서 논의된 바와 같이, gate insulator SiN^ layer의 막 특성을 향상시키고, active layer의 증착 공정에서 H-rich 조건을 적용함으로써 막내의 dangling bond 밀도를 낮추고 막의 밀도를 높여 낮은 AVth 등 TFT의 개선된 특성을 도출할 수 있었다.

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