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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.41 no.9 = no.327, 2004년, pp.97 - 106
강길영 (삼성전자 반도체총괄 메모리사업부) , 김근배 (연세대학교 전기전자공학과) , 임정빈 (연세대학교 전기전자공학과) , 전성훈 (연세대학교 전기전자공학과) , 강성호 (연세대학교 전기전자공학과)
A new test strategy for embedded SOC test is proposed. The SOC test is evaluated by the degree that is the amount of the total reduced test time. Since the test time for a embedded core is determined by the configuration of test wrapper, the total test time is decided by the length of the largest TA...
IEEE P1500 Standard for Embedded Core Test (http://grouper.ieee.org/groups/P1500)
M. L. Bushnell and V. D. Agrawal, 'Essentials of electronic testing for digital, memory, and mixed-signal VLSI circuits', Kluwer Academic Publ., ISBN 0-7923-7991-8
R. L. Graham, 'Bounds on multiprocessing anomalies', SIAM Journal of Applied Mathematics, Volume 17, pp. 416-429, 1969
ITC'02 (International Test Conference) SOC Benchmarks (http://www.extra.research.philips.com/itc02socbench.com/)
E. G. Coffman Jr., M. R. Garey and D. S. Johnson, 'An application of bin-packing to multiprocessor scheduling', SIAM Journal of Computing, Volumn 7, Number 1, pp. 1-17, 1978
C. Sunghoon, Y. Kim, Y. Shin, S. Song and S. Kang, 'A new functional delay fault ATPG for embedded cores', Proceedings of the 4th Korea Test Conference, pp. 159-164, 2003
S. Koranne, 'On test planning for core-based SOCs', Proceedings of ECCO XIV, 2001
S. Koranne, 'Formulating SOC test scheduling as a network transportation problem', Transactions on Computer-Aided Design of Integrated Circuits and Systems Volume: 21 Issue: 12, pp. 1517-1525, 2002
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