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문제 정의
- 본 논문에서는 이차원 소자 제작 시뮬레이션인 ISE-TCAD를 통해 시뮬레이션으로 제작한 소자의 전기적인 특성을 고찰하였다[6]. 그 결과 기존의 single-gate에 비교하여 제안된 dual-gate 구조가 채널/drain 접합영역에 걸리는 높은 전계분포를 낮추어 결과적으로 kink effect를 효과적으로 감소 시 킴으로써 출력컨덕턴스가 안정화되는 것을 확인하였다.
- 본 논문에서는 일반적인 TFT의 단점인 kink effect의 감소와 더불어 듀얼 게이트 구조가 가지는 낮은 온-전류의 향상을 위해 단결정 채널을 가지는 대칭형 dual-gate TFT 소자의 시뮬레이션을 실행하였다. Multiple Gate는 기존의 single-gate 소자보다 채널/drain 영역의 전계분포를 낮추는 방식으로 분산되는 전계를 통해 kink effect 및 누설 전류를 감소시키는데 쓰이고 있는 소자 제작 방법이다.
제안 방법
- 분리된 floating n+ 영역은 2><10拆 cm"의 농도를 가지는 Phosphorus로 도핑하였으며, 대칭형 dual-gate는 drain 쪽의 gate와 source 쪽의 gate의 길이를 각각 3 ㎛으로 대칭되게 제작하였다. Source와 drain의 생성은 ion-shower 방식을 통해 70 keV 의 에너지로 4xl015 cm', 의 도핑농도를 가지는 Phosphorous를 균일하게 도핑했으며, 550 ℃ 의 온도로 10초간 열처리를 가하여 source와 drain 영역을 활성화시켰다.
- 그리고 150 nm 의 oxide를 LPCVD 로 증착을 시켜 source, drain의 전극이 gate 전극과 겹치지 않도록 하였다. Source와 drain의 전크은 gate와 같은 방식으로 700 nm 의 Mo를 Sputter로 증착하였다.
- 본 논문에서 제안된 소자와 기존의 소자의 구성 은 이차원 소자 제작프로그램인 ISE-TCAD를 이용 하였으며, 일반 TFTs 공정에서 쓰이는 저온 공정 을 바탕으로 하였다. 시뮬레이션은 100 nm 의 gate oxide를 PECVD 로 증착한 뒤, gate 금속으로 400 nm 의 두께를 가진 Mo를 Sputter로 증착했다.
- Multiple Gate는 기존의 single-gate 소자보다 채널/drain 영역의 전계분포를 낮추는 방식으로 분산되는 전계를 통해 kink effect 및 누설 전류를 감소시키는데 쓰이고 있는 소자 제작 방법이다. 본 논문에서는 이차원 소자 제작프로그램인 ISE-TCAD를 통해 대칭형 dual-gate TFT를 구현하고, gate 영역 밑 부분에 두 개의 분리된 floating n+ 시뮬레이션 공정을 추가하여 채널을 4개의 분리 된 부분으로 세분화하였다. 제안된 구조를 통해 전류-전압 특성 및 출력컨덕턴스의 변화에 따른 kink effect의 변화와 kink effect의 감소에 영향을 주는 전계분포 및 hole concentration 고!' potential barrier를 관찰하였으며, 그 결과 제안된 구조를 가지는 TFT가 일반 single-gate를 구조를 가지는 TFT보다 kink effect를 감소시키는 것이 효과적이라는 결론을 얻을 수 있었다.
- 본 실험에서는 단결정 채널을 가지는 TFT 구조를 바탕으로 기판을 제작하였는데, 이러한 실험을 한 이유는 소자 제작 시뮬레이션이 단결정실리콘 기판을 바탕으로 실행되어서 SOG wafer를 실제 제작하여 기판의 개연성을 시뮬레이션과 연관 짓기 위함이었다. 먼저 단결정 채널을 가지는 SOG wafer의 접합을 위해서 500 网i의 두께를 가지는 P형 실리콘 웨이퍼와 508 网1의 두께를 가지는 pyrex 7740 유리 기판을 사용했다.
- 시뮬레이션은 100 nm 의 gate oxide를 PECVD 로 증착한 뒤, gate 금속으로 400 nm 의 두께를 가진 Mo를 Sputter로 증착했다. 분리된 floating n+ 영역은 2><10拆 cm"의 농도를 가지는 Phosphorus로 도핑하였으며, 대칭형 dual-gate는 drain 쪽의 gate와 source 쪽의 gate의 길이를 각각 3 ㎛으로 대칭되게 제작하였다. Source와 drain의 생성은 ion-shower 방식을 통해 70 keV 의 에너지로 4xl015 cm', 의 도핑농도를 가지는 Phosphorous를 균일하게 도핑했으며, 550 ℃ 의 온도로 10초간 열처리를 가하여 source와 drain 영역을 활성화시켰다.
- 실리콘기판의 양 면에 Thermal oxide를 furnace에서 100 nm 를 생성시킨 후, 실리콘 웨이퍼와 유리 기판을 RCA Cleaning 공정을 거쳤다(3). 세정공정을 위해 DIW : H2O2: NHjOH = 4:1:1로 합성된 SC-KAPM) 세 정 용액에서 289초간 1차로 세정공정을 거친 후, Rinse 처리 후 SC-2(HPM)에서 300초간 2차 세정 을 실시하였다. 2차 세정을 마친 후 SPM에서 3차 세정을 실시하였다.
- 그중에서 일반적인 dual-gate 는 kink effect를 효과적으로 감소시키지만, 온-전류 또한 같이 감소시키는 단점을 지니고 있다. 이러한 점에 바탕을 두어 본 논문에서는 일반적인 dual-gate 구 조에 두 개의 분리된 floating 영역을 채널 안에 추가적으로 넣음으로써 채널/drain 접합영역에서 impact ionization으로 발생한 hole 들과 floating n+ 영역의 electron 들이 재결합하여 PBT action의 최소화를 통해 source에서 채널로 elec- tron이 과다하게 주입되는 것을 막는 역할을 하게 된다. 또한 floating n+ 영역은 채널 내의 저항을 낮추는 역할을 하여 기존의 dual-gate 구조처럼 kink effect를 감소 시켜 안정적인 출력컨덕턴스를 얻음과 동시에 일반적인 dual-gate 구조의 단점인 온- 전류를 향상시키는 결과를 얻을 수 있었다.
- 그림 4. 제안된 구조를 가지는 TFT에서 게이트 전압변화에 따른 전압-전류 출력 특성.
- 그림 2. 제안된 세 개의 분리된 N+ 영역을 가지는 대칭형 dual-gate 구조를 가지는 TFT.
- 소자의 전체 채널길이(Length) 는 10 网으 로 하였다. 채널폭(Width) 는 20 ㎛으로 하여 gate 전압은 7 V의 전압을 인가했으며, drain 전압은 0.1 V에서 12 V 의 변화를 가함으로써 제안된 소 자의 전기적 특성을 기존의 소자들과 비교 분석, 고찰하였다. 제안된 소자의 단면도와 길이는 그림 2 에 나타내었다.
대상 데이터
- 그림 1. 100 11 m 절연층을 가진 SOG 웨이퍼.
- 본 실험에서는 단결정 채널을 가지는 TFT 구조를 바탕으로 기판을 제작하였는데, 이러한 실험을 한 이유는 소자 제작 시뮬레이션이 단결정실리콘 기판을 바탕으로 실행되어서 SOG wafer를 실제 제작하여 기판의 개연성을 시뮬레이션과 연관 짓기 위함이었다. 먼저 단결정 채널을 가지는 SOG wafer의 접합을 위해서 500 网i의 두께를 가지는 P형 실리콘 웨이퍼와 508 网1의 두께를 가지는 pyrex 7740 유리 기판을 사용했다. 실리콘기판의 양 면에 Thermal oxide를 furnace에서 100 nm 를 생성시킨 후, 실리콘 웨이퍼와 유리 기판을 RCA Cleaning 공정을 거쳤다(3).
- 본 논문에서 제안된 소자와 기존의 소자의 구성 은 이차원 소자 제작프로그램인 ISE-TCAD를 이용 하였으며, 일반 TFTs 공정에서 쓰이는 저온 공정 을 바탕으로 하였다. 시뮬레이션은 100 nm 의 gate oxide를 PECVD 로 증착한 뒤, gate 금속으로 400 nm 의 두께를 가진 Mo를 Sputter로 증착했다. 분리된 floating n+ 영역은 2><10拆 cm"의 농도를 가지는 Phosphorus로 도핑하였으며, 대칭형 dual-gate는 drain 쪽의 gate와 source 쪽의 gate의 길이를 각각 3 ㎛으로 대칭되게 제작하였다.
성능/효과
- 본 논문에서는 이차원 소자 제작 시뮬레이션인 ISE-TCAD를 통해 시뮬레이션으로 제작한 소자의 전기적인 특성을 고찰하였다[6]. 그 결과 기존의 single-gate에 비교하여 제안된 dual-gate 구조가 채널/drain 접합영역에 걸리는 높은 전계분포를 낮추어 결과적으로 kink effect를 효과적으로 감소 시 킴으로써 출력컨덕턴스가 안정화되는 것을 확인하였다. 제안된 소자는 일반적인 dual-gate 구조의 장점인 낮은 전계분포, 안정된 출력컨덕턴스, 낮은 hole concentration 및 증가된 potential barrier의 특징을 나타내었다.
- 이러한 점에 바탕을 두어 본 논문에서는 일반적인 dual-gate 구 조에 두 개의 분리된 floating 영역을 채널 안에 추가적으로 넣음으로써 채널/drain 접합영역에서 impact ionization으로 발생한 hole 들과 floating n+ 영역의 electron 들이 재결합하여 PBT action의 최소화를 통해 source에서 채널로 elec- tron이 과다하게 주입되는 것을 막는 역할을 하게 된다. 또한 floating n+ 영역은 채널 내의 저항을 낮추는 역할을 하여 기존의 dual-gate 구조처럼 kink effect를 감소 시켜 안정적인 출력컨덕턴스를 얻음과 동시에 일반적인 dual-gate 구조의 단점인 온- 전류를 향상시키는 결과를 얻을 수 있었다.
- 제안된 구조를 통해 전류-전압 특성 및 출력컨덕턴스의 변화에 따른 kink effect의 변화와 kink effect의 감소에 영향을 주는 전계분포 및 hole concentration 고!' potential barrier를 관찰하였으며, 그 결과 제안된 구조를 가지는 TFT가 일반 single-gate를 구조를 가지는 TFT보다 kink effect를 감소시키는 것이 효과적이라는 결론을 얻을 수 있었다. 또한 일반적인 dual-gate 장점인 kink effect의 감소를 통한 출력컨덕턴스를 그대로 유지하면서 dual-gate 구조의 단점인 온-전류의 감소를 두 개의 분리된 floating n+ 영역을 채널에 추가함으로써 감소된 온-전류를 80 % 향상시키는 결과 또한 얻을 수 있었다. 앞으로 dual-gate 구조의 길이의 다양한 변화 및 floating n+ 영역의 도핑농도를 조절함으로써 더 나은 kink effect의 감소와 온-전류의 향상을 기대할 수 있으며, 본 논문에서 도핑에 사용된 인 (Phosphorus) 이 아닌 비소 (Arsenic) 나 안티몬 (Antimony)을 사용한다면, 소자 전체 길이의 소형화도 가능할 것으로 기대한다.
- 하지만 낮아진 전계분포에 의해 온-전류가 single-gate보다 감소하는 것을 그림 3에서 볼 수 있으며, 이는 dual-gate 구조가 지니는 단점이기도 하다. 본 논문에서 제안된 구조를 가지는 소자는 기존의 dual-gate가 나타내고 있는 온-전류의 감소를 향상시키고 있는 것을 확인할 수 있다. 그림 3의 출력 특성을 비교해보면, 기존의 dual-gate TFT 는 drain 전압과 gate 전압이 각각 12 V, 7 V 일 때, 약 0.
- 포화영역에서 지속적으로 증가되는 출력컨덕턴스는 kink effect로 인해 drain 전류가 증가되는 것을 의미한다. 본 논문에서 제안된 구조에서는 kink effect가 기존의 single-gate 구조에 비해 상당히 감소되었음과 동시에 일반적인 dual-gate와 같이 포화영역에서 drain 전류가 증가하지 않는 출력컨덕턴스를 유지하면서도 온-전류가 향상되었음 을 그림 3과 비교하면 알 수 있다. 그림 6은 제안된 구조의 TFT에 gate의 전압의 변화를 주면서 나타난 출력컨덕턴스를 표시하였다.
- 제안된 소자는 일반적인 dual-gate 구조의 장점인 낮은 전계분포, 안정된 출력컨덕턴스, 낮은 hole concentration 및 증가된 potential barrier의 특징을 나타내었다. 아울러 floating n+ 영역을 추가하여 보통의 dual-gate 구조가 지니는 온-전류의 감소라는 단점을 제안된 구조를 통해 향상시키 는 결과를 얻을 수 있었다.
- 채널/drain 영역에서 impact ionization에 의해서 생성된 hole은 채널을 따라서 source/채널 접합영역으로 흐르게 되고, 이 hole은 source/채널 접합영역에서 source의 potential barrier■를 낮추게 되어 채널에 더 많은 electron을 흐르게 하는 기생 양극 소자 동작을 일으키게 된다(PBT action)[7]. 제안된 TFT 구조를 보면 impact ionization에 의해서 생성된 hole이 source 쪽으로 흐르다가 채널 영역 5 倒i 지점부터 1 ㎛ 까지 형성되어 있는 floating n+ 영역에서 hole이 대부분 재결합되어 hole concentration의 수치가 source/채널 접합영역에서 매우 낮은 값을 나타내고 있는 것을 알 수 있다. 이 수치는 기존의 single-gate 구조를 가지는 TFT 및 일반적인 dual-gate TFT보다도 낮은 hole concentration을 나타내고 있다.
- 본 논문에서는 이차원 소자 제작프로그램인 ISE-TCAD를 통해 대칭형 dual-gate TFT를 구현하고, gate 영역 밑 부분에 두 개의 분리된 floating n+ 시뮬레이션 공정을 추가하여 채널을 4개의 분리 된 부분으로 세분화하였다. 제안된 구조를 통해 전류-전압 특성 및 출력컨덕턴스의 변화에 따른 kink effect의 변화와 kink effect의 감소에 영향을 주는 전계분포 및 hole concentration 고!' potential barrier를 관찰하였으며, 그 결과 제안된 구조를 가지는 TFT가 일반 single-gate를 구조를 가지는 TFT보다 kink effect를 감소시키는 것이 효과적이라는 결론을 얻을 수 있었다. 또한 일반적인 dual-gate 장점인 kink effect의 감소를 통한 출력컨덕턴스를 그대로 유지하면서 dual-gate 구조의 단점인 온-전류의 감소를 두 개의 분리된 floating n+ 영역을 채널에 추가함으로써 감소된 온-전류를 80 % 향상시키는 결과 또한 얻을 수 있었다.
- 그림 8은 기존의 single-gate 구조 및 일반적인 dual-gate 구至와 제안한 구조의 TFT의 채널 내에서의 전계분포를 나타내었다. 제안된 구조의 TFT 는 채널/drain 접합영역인 13 ㎛ 지점에서 전계의 분포가 기존의 single-gate와 비교하여 상당히 감소되어 있음을 알 수 있으며, 일반적인 dual-gate 구조보다도 낮은 전계 얻음으로써 impact ionization의 최소화와 더불어 결과적으로 우수한 kink effect의 감소를 얻을 수 있음을 그림 8을 통해 확인할 수 있었다.
- 그 결과 기존의 single-gate에 비교하여 제안된 dual-gate 구조가 채널/drain 접합영역에 걸리는 높은 전계분포를 낮추어 결과적으로 kink effect를 효과적으로 감소 시 킴으로써 출력컨덕턴스가 안정화되는 것을 확인하였다. 제안된 소자는 일반적인 dual-gate 구조의 장점인 낮은 전계분포, 안정된 출력컨덕턴스, 낮은 hole concentration 및 증가된 potential barrier의 특징을 나타내었다. 아울러 floating n+ 영역을 추가하여 보통의 dual-gate 구조가 지니는 온-전류의 감소라는 단점을 제안된 구조를 통해 향상시키 는 결과를 얻을 수 있었다.
후속연구
- 또한 일반적인 dual-gate 장점인 kink effect의 감소를 통한 출력컨덕턴스를 그대로 유지하면서 dual-gate 구조의 단점인 온-전류의 감소를 두 개의 분리된 floating n+ 영역을 채널에 추가함으로써 감소된 온-전류를 80 % 향상시키는 결과 또한 얻을 수 있었다. 앞으로 dual-gate 구조의 길이의 다양한 변화 및 floating n+ 영역의 도핑농도를 조절함으로써 더 나은 kink effect의 감소와 온-전류의 향상을 기대할 수 있으며, 본 논문에서 도핑에 사용된 인 (Phosphorus) 이 아닌 비소 (Arsenic) 나 안티몬 (Antimony)을 사용한다면, 소자 전체 길이의 소형화도 가능할 것으로 기대한다.
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