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논문 상세정보

퍼지-PLL 제어기를 이용한 응답특성 개선

Improvement of the Response Characteristics Using the Fuzzy-PLL Controller

초록

본 논문에서는 자동화 시스템의 고속 정밀 제어를 위한 퍼지-PLL 제어기를 제안한다. 기존의 PLL 제어기는 넓은 데드존 때문에 지터 잡음을 발생하고, 긴 지연시간 때문에 고속 동작의 정밀제어에는 부적합 하다. 본 논문에서는 이러한 문제를 해결하기 위하여, 제어영역을 고속 제어와 정밀제어 영역으로 구분한다. 먼저 퍼지 제어 기법을 적용하여 신속한 과도응답을 수행하고, 오차가 설정된 범위에 진입하면 새로운 위상 주파수 검출기를 설계한 PLL 제어기를 사용하여 정밀제어를 수행한다. 제안된 다중 구조의 위상 주파수 검출기는 데드존과 지터 잡음을 개선하고, 상승 에지에서 동작하는 P-PFD와 하강 에지에서 동작하는 N-PFD로 구성하여 PLL의 응답 특성을 향상 시킨다.

Abstract

This paper proposes the fuzzy-PLL control system for fast response time and precision control of automation systems. The conventional PLL has not only a jitter noise caused from such a demerit of the wide dead zone, but also a long delay interval that makes a high speed operation unable. In order to solve the problems, the proposed system, which provides the improvement in terms of the control region in high speed and precision control, first used the fuzzy control method for fast response time and when the error reaches the preset value, used the PLL method designing new PFD for precision control. The new designed multi-PFD improves the dead zone, jitter noise and response characteristics, which is consists of P-PFD(Positive edge triggered PFD) and N-PFD(Negative edge triggered PFD) and can improve response characteristics to increase PFD gain.

저자의 다른 논문

참고문헌 (6)

  1. C. Vaucher, 'An adaptive PLL tuning system architecture combining high spectral purity and fast settling time,' IEEE J. Solid-State Circuits, Vol. 35, No. 4, pp. 490-502, Apr. 2000 
  2. C. S. Tseng et al., 'Fuzzy tracking control design for nonlinear dynamic system via T-S fuzzy model,' IEEE Trans. Fuzzy Syst., Vol.9, No.3, pp.381-392, June 2001 
  3. A.Rubaai, et al, 'Experimental verification of a hybrid fuzzy control strategy for a high-performance brushless DC drive system', IEEE Trans. Ind. Appl., Vol.37, no.2, pp.503-512, Mar 2000 
  4. Yasuaki Sumi et al., 'Dead-zoneless PLL fequency synthesizer by hybrid phase detectors,' IEEE J. Solid-State Circuits, Vol. 4, pp. 410-414, July 1999 
  5. Takeo Yasuda, Hiroaki Fujita and Hidetoshi Onodera, 'A dynamically phase adjusting PLL for improvement of lock-up performance,' IEICE Trans. Fundamentals Vol. E-84A, No. 11, pp. 2793-2801, Nov. 2001 
  6. Frank Herzel et al., 'An integrated CMOS PLL for low-jitter applications,' IEEE Trans. Circuits and Systems, Vol. 49, No. 6, pp. 427-429, Jun. 2002 

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