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초저전압 구동 논리 회로의누설 전류 억제를 위한 기판 전압 발생회로
Substrate-bias voltage generator for leakage power reduction of digital logic circuits operating at low supply voltage 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.43 no.1 = no.343, 2006년, pp.1 - 6  

김길수 (고려대학교 전자컴퓨터공학과) ,  김형주 (고려대학교 전자컴퓨터공학과) ,  박상수 (고려대학교 전자컴퓨터공학과) ,  유재택 (안양대학교 전기공학과) ,  기훈재 (삼성전자 System LSI 사업부) ,  김수원 (고려대학교 전자컴퓨터공학과)

초록
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본 논문에서는 VTCMOS(Variable-Threshold CMOS) 기법을 이용하는 초저전압 구동 논리 회로의 누설 전류 억제를 위한 기판 전압 발생회로를 제안한다. 제안하는 기판 전압 발생회로는 VSS 발생회로와 VBB 발생회로로 구성되어 있다. VSS 발생회로는 네거티브 전압을 발생시켜 VBB 발생회로에 공급하며, nB 발생회로는 공급받은 네거티브 전압을 이용하여 또 다른 네거티브 전압을 발생시킨다. 제안하는 회로의 동작을 검증하기 위해서 0.18um 1Poly-6Metal CMOS 공정을 사용하여 회로를 구현하였으며, 측정 결과 -0.95V의 기판 전압을 얻을 수 있었다. 제안한 기판 전압 발생회로를 이용함으로써, 0.5V의 전원 전압에서 동작하는 논리 회로의 누설 전류 성분을 효과적으로 줄일 수 있다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper proposes substrate-bias voltage generator to reduce leakage power consumption of digital logic circuits operating at supply voltage of 0.5V. Proposed substrate-bias voltage generator is composed of VSS and VBB generator. The former circuit produces negative voltage and supplies its output...

주제어

#Substrate bias voltage generator   #leakage power reduction   #low voltage  

AI 본문요약
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문제 정의

  • 증가하게 된다. 따라서 본 논문에서는 VTCMOS 기법을 이용하는 초 저전압 구동 논리회로의 누설 전류 억제를 위한 기판 전압 발생회로를 제안한다. 본 논문에서 제안하는 기판 전압 발생회로는 네거티브 전압을 발생하는 VSS 발생 회로와 VSS 발생회로의 네거티브 출력 전압을 공급받아 또 다른 네거티브 전압을 발생하는 VBB 발생 회로로 구성된다.
  • 본 논문에서는 VTCMOS 기법을 이용하는 저 전압 구동 논리 회로의 누설 전류 성분을 억제하기 위한 기판 전압 발생회로를 구현하였다. 제안한 기판 전압 발생 회로는 네거티브 전압을 생성하는 VSS 발생회로와 VSS 발생회로의 네거티브 출력 전압을 공급받아 또 다른 네거티브 전압을 생성하는 VBB 발생회로로 구성되어 있다.
  • 이러한 누설 전류를 억제하기 위한 하나의 방안으로 1.0V 이하의 전원 전압에서 동작하는 VTCMOS (Variable-Threshold CMOS) 기법에 관한. 연구가 활발히 진행되고 있다(2)(3) VTCMOS 기법을 이용한 논리회로가 안정적으로 동작하기 위해서는 낮은 전원 전압에서도 안정적인 기판 전압을 생성시키는 기판 전압 발생 회로에 관한 연구가 선행되어야 한다.
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참고문헌 (6)

  1. SIA. International Technology Roadrnap for Semiconductors, 2001 

  2. T. Enomoto, Y. Oka, and H. Shikano, 'A Self-Controllable Voltage Level (SVL) Circuit and its Low-Power High-Speed CMOS Circuit Application', IEEE J. Solid state Circuits, Vol. 38, No.7, July 2003 

  3. T.Kuroda, et al., 'A 0.9V 150MHz 10mW 4mm2 2-D discrete cosine transform core processor with variable threshold voltage (VT) scheme', IEEE J. Solid state Circuits, Vol. 31, No. 11, pp. 1770-1779, November 1996 

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  4. Y. Tsukikawa, et al., 'An efficient back-bias generator with hybrid pumping circuit for 1.5V DRAM's', IEEE J. Solid state Circuits. Vol. 29, pp. 534-538, April 1994 

    상세보기 crossref

  5. K.S. Min and J.V. Chung, 'A Fast Pump-Down VBB Generator for Sub-1.5V-V DRAMs', IEEE J. Solid state Circuits, Vol. 36, No.7, pp. 1154-1157, July 2001 

    상세보기 crossref

  6. A. Wang and A. Chadrakasan, 'Optiarnal Supply and Threshold Scaling for Subthreshold CMOS Circuits', IEEE Computer Society Annual Symposium on VLSI 2003, pp. 5-9. April 2002 

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