[논문]나노구조 이중게이트 MOSFET에서 터널링이 단채널효과에 미치는 영향

정학기

나노구조 이중게이트 MOSFET에서 터널링이 단채널효과에 미치는 영향
Influence on Short Channel Effects by Tunneling for Nano structure Double Gate MOSFET 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.10 no.3, 2006년, pp.479 - 485

정학기 (군산대학교 전자정보공학부)

초록
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이중게이트 MOSFET는 스케일링 이론을 확장하고 단채널효과를 제어 할 수 있는 소자로서 각광을 받고 있다. 단 채널효과를 제어하기 위하여 저도핑 초박막 채널폭을 가진 이중게이트 MOSFET의 경우, 20nm이하까지 스케일링이 가능한 것으로 알려지고 있다. 이 논문에서 는 20m이하까지 스켈링된 이중게이트 MOSFET소자에 대한 분석학석 전송모델을 제시하고자 한다. 이 모델을 이용하여 서브문턱스윙(Subthreshold swing), 문턱전압변화(Threshold voltage rolloff) 드레인유기장벽저하(Drain induced barrier lowering)와 같은 단채널효과를 분석하고자 한다. 제안된 모델은 열방출 및 터널링에 의한 전송효과를 포함하고 있으며 이차원 포아슨방정식의 근사해를 이용하여 포텐셜 분포를 구하였다. 또한 터널링 효과는 Wentzel-Kramers-Brillouin 근사를 이 용하였다. 이 모델을 사용하여 초박막 게이트산화막 및 채널폭을 가진 5-20nm 채널길이의 이중게이트 MOSFET에 대한 서브문턱영역의 전송특성을 해석하였다. 또한 이 모델의 결과값을 이차원 수치해석학적 모델값과 비교하였으며 게이트길이, 채널두께 및 게이트산화막 두께에 대한 관계를 구하기 위하여 사용하였다.

Abstract ▼ AI-Helper

The double gate(DG) MOSFET is a promising candidate to further extend the CMOS scaling and provide better control of short channel effect(SCE). DGMOSFETs, having ultra thin undoped Si channel for SCEs control, ale being validated for sub-20nm scaling. A novel analytical transport model for the subthreshold mode of DGMOSFETs is proposed in this paper. The model enables analysis of short channel effect such as the subthreshold swing(SS), the threshold voltage roil-off$({\Delta}V_{th})$ and the drain induced barrier lowering(DIBL). The proposed model includes the effects of thermionic emission and quantum tunneling of carriers through the source-drain barrier. An approximative solution of the 2D Poisson equation is used for the distribution of electric potential, and Wentzel-Kramers-Brillouin approximation is used for the tunneling probability. The new model is used to investigate the subthreshold characteristics of a double gate MOSFET having the gate length in the nanometer range $(5-20{\sim}nm)$ with ultra thin gate oxide and channel thickness. The model is verified by comparing the subthreshold swing and the threshold voltage roll-off with 2D numerical simulations. The proposed model is used to design contours for gate length, channel thickness, and gate oxide thickness.

주제어

AI 본문요약
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문제 정의

결론적으로 이 논문에서 서브문턱전압영역에서 이중게이트 MOSFET의 전송특성을 해석하기 위하여 열방출(thermionic) 및 터 널 링(tunneling)효과를 포함한 새로운 분석 학적 모델을 제시하고자 한다. 새로운 모델에서 게이트길이와 전압에 따른 터널링 전류를 해석하기 위하여 Wentzel-Kramers-BriIlouin(WKB) 근사를 사용하였다.

가설 설정

여기서 U{x, &〃) 는 채 널내 포텐셜 에너지이며 Ejm는 소스/드레인영역에서 페르미준위, 竹1顼는 종/횡방향실효질량, Zi과 命는 페르미준위와 동일한 에너지장벽의 위치를 나타낸다. 소스내 전자의 농도가气이며 이 중 1/6이 드레인을 향하여 평균 열적 속도叫h로 터널링된다고 가정 하면 단위 시 간당 에 너 지 장벽 을 터 널 링 하는 전자의 수는 NMhts 0处 이다. 이 수에 터 널 링 확률을 곱하면 터널링 전류를구할 수 있다.

제안 방법

이와 같은 효과를 감소시 키 기 위하여 이 중게 이 트 MOSFET는 DIBL값이 최소가 되도록 설계하여야한다. 이 논문의 모델을 이용하여 게이트 길이, 산화막두께 및 채널두께의 함수로 DIBL을 계산하였으며 그림 6에 DIBL = 100m "V에서 게이트산화막 두께가0.5nm에서 2.0nm까지 변화할 때 구조적 파라미터의 상호관계를 도시하였다. 게이트길이가 같을 때 동일한 DIBL을 유지하기 위하여 채널두께 및 게이트산화막 두께는 더욱 작아져 야만 한다는 것을 알았다.
20nm이하 게 이트길 이를 가진 이 중게 이트 MOSFET에 대하여 SS, 厶峪”, 应毗 등의 단채널효과를 분석하였다. 서브문턱영역에서 새로운 모델의 타당성을 검증하기 위하여 이차원 수치해석학적 결과와 비교하였다.
특히 10nm이하에서 터널링에 의한단채널효과 때문에 성능이 매우 저하함을 알 수 있었다. 단채널효과에 의한 성능저하를 자세히 규명 하기 위하여 서브문턱스윙, 문턱 전압변화, 드레 인유기 장벽 저 하에 대한 설계규칙 을 계산하였다. 이 에 터 널링 이 매우 크게 증가하는 이하 게이트길이를 가진 소자에서 단채널효과에 의한 성능저하 현상이 매우 두드러지게 나타나는 것을 알 수 있었다.
서브문턱스윙, 문턱 전압변화, 드레 인유기 장벽 저 등 나노구조 이 중게 이 트 MOSFET소자에서 발생하는 단채널효과를 분석하기 위하여 서브문턱영역에서 분석학적 전송모델을 제시하였다. 이 모델의 타당성을 입증하기 위하여 이차원 수치해석학적 모델의 결과와 비교한 결과, 잘 일치함을 알 수 있었다.
이 논문에서 제시한 모델을 이용하여 게이트길이에 따른 문턱전압의 변화를 조사하고 이차원 수치해석학적값[기과 비교하였다. 그림 4에서 알 수 있듯이 분석학적모델과 수치해석학적 모델에 의한 결과값이 잘 일치함을 알 수 있다.
반드시 포함되어 야한다. 이 논문에서는 WKB 근사를 이용하여 터 널링 확률을 결정 하였다. 종방향 및 횡방향 터널링 확률 I”에 대한WKB방정식은

대상 데이터

1과 같다. 대칭적인 구조로 두 개의 동일한, +폴리실리콘 게이트를 사용하였으며 구조적 파라미터는 매우 낮게 p형 도핑된 채널의 두께 如 , 게이트산화막 두께 tOI, 그리고 게이트길이 %등이다.p형 채널은 # 을 사용하였다.

데이터처리

분석하였다. 서브문턱영역에서 새로운 모델의 타당성을 검증하기 위하여 이차원 수치해석학적 결과와 비교하였다.
5nm 에서 채널길이의 변화에 따른 문턱전압변화. 제안된 모델값과 이차원 모델값[7]을 비교하였다.

이론/모형

새로운 모델에서 게이트길이와 전압에 따른 터널링 전류를 해석하기 위하여 Wentzel-Kramers-BriIlouin(WKB) 근사를 사용하였다. 또한 20nm이하 이 중게 이 트 MOSFET의 단채 널 효과 중 서 브문턱스윙을 분석하기 위하여 터널링 전류의 일차미분은 데이터점근법(data fitting)에 의하여 유도한 근사식을 사용하였다.
학적 모델을 제시하고자 한다. 새로운 모델에서 게이트길이와 전압에 따른 터널링 전류를 해석하기 위하여 Wentzel-Kramers-BriIlouin(WKB) 근사를 사용하였다. 또한 20nm이하 이 중게 이 트 MOSFET의 단채 널 효과 중 서 브문턱스윙을 분석하기 위하여 터널링 전류의 일차미분은 데이터점근법(data fitting)에 의하여 유도한 근사식을 사용하였다.

성능/효과

0nm까지 변화할 때 구조적 파라미터의 상호관계를 도시하였다. 게이트길이가 같을 때 동일한 DIBL을 유지하기 위하여 채널두께 및 게이트산화막 두께는 더욱 작아져 야만 한다는 것을 알았다.
그림 4에서 알 수 있듯이 분석학적모델과 수치해석학적 모델에 의한 결과값이 잘 일치함을 알 수 있다. 그러므로 이 논문의 모델이 전기적인 현상을 잘 고려하고 있으며 단채널효과 계산에 효과적임을 알 수 있었다. 그림 4는 단채널효과가 터널링에 의하여 증가함을 보여주고 있으므로 터널링전류가 단채널효과에 커다란 영향을 미치고 있다는 것을 알 수 있다.
전송모델을 제시하였다. 이 모델의 타당성을 입증하기 위하여 이차원 수치해석학적 모델의 결과와 비교한 결과, 잘 일치함을 알 수 있었다. 채널길이가 12nm 이상의 소자에서는 열방출 전류가주 전류이나 12nm 이하에서는 터널링전류가 매우 크게 증가함을 알 수 있었다.
단채널효과에 의한 성능저하를 자세히 규명 하기 위하여 서브문턱스윙, 문턱 전압변화, 드레 인유기 장벽 저 하에 대한 설계규칙 을 계산하였다. 이 에 터 널링 이 매우 크게 증가하는 이하 게이트길이를 가진 소자에서 단채널효과에 의한 성능저하 현상이 매우 두드러지게 나타나는 것을 알 수 있었다. 특히 10nm 이하에서 매우 작은 산화막 두께 및 채널두께가 요구되므로 설계규칙이 매우 엄격해야만 한다는 것을 알았으며 약 10nm의 게이트길이와 L5nm의 채널두께가 스케일의 한계 라고 사료된다.
도시하였다. 제시된 분석학적 모델의 결과와 이차원 수치해석 학적 결과[기가 잘 일치함을 알 수 있었다. 채널의 길이가짧을수록 터널링 효과에 의하여 서브문턱스윙은 더욱 증가함을 알 수 있다.
이 모델의 타당성을 입증하기 위하여 이차원 수치해석학적 모델의 결과와 비교한 결과, 잘 일치함을 알 수 있었다. 채널길이가 12nm 이상의 소자에서는 열방출 전류가주 전류이나 12nm 이하에서는 터널링전류가 매우 크게 증가함을 알 수 있었다. 특히 10nm이하에서 터널링에 의한단채널효과 때문에 성능이 매우 저하함을 알 수 있었다.
이 에 터 널링 이 매우 크게 증가하는 이하 게이트길이를 가진 소자에서 단채널효과에 의한 성능저하 현상이 매우 두드러지게 나타나는 것을 알 수 있었다. 특히 10nm 이하에서 매우 작은 산화막 두께 및 채널두께가 요구되므로 설계규칙이 매우 엄격해야만 한다는 것을 알았으며 약 10nm의 게이트길이와 L5nm의 채널두께가 스케일의 한계 라고 사료된다.

참고문헌 (9)

T.Schulz, W.Rosner, E.Landgraf, L.Risch and U.Langmann, 'Planar and vertical double gate concepts,' Solid-State Electronics, vol.46, pp.985-989, 2002

상세보기
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D.Munteanu and J.L.Autran, 'Two-dimensional modeling of quantum ballistic transport in ultimate double-gate SOI devices', Solid-State Elec. vol.47, pp.1219-1225, 2003

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M.Bescond, J.L.Autran, D.Munteanu and M.Lannoo, 'Atomic-scale modeling of double gate MOSFETs using a tight- binding Green's function formalism', Solid-State Elec., vol.48, pp.567-574, 2004

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정학기, S. Dimitrijev, '더블게이트 MOSFET의 서브문턱스윙에 대한 연구', 한국해양정보통신학회논문지, vol.9, No.4, pp.804-810, 2005

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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