본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.
본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.
This paper has analyzed the change of threshold voltage for oxide structure of symmetric and asymmetric double gate(DG) MOSFET. The asymmetric DGMOSFET can be fabricated with different top and bottom gate oxide thickness, while the symmetric DGMOSFET has the same top and bottom gate oxide thickness....
This paper has analyzed the change of threshold voltage for oxide structure of symmetric and asymmetric double gate(DG) MOSFET. The asymmetric DGMOSFET can be fabricated with different top and bottom gate oxide thickness, while the symmetric DGMOSFET has the same top and bottom gate oxide thickness. Therefore optimum threshold voltage is considered for top and bottom gate oxide thickness of asymmetric DGMOSFET, compared with the threshold voltage of symmetric DGMOSFET. To obtain the threshold voltage, the analytical potential distribution is derived from Possion's equation, and Gaussian distribution function is used as doping profile. We investigate for bottom gate voltage, channel length and thickness, and doping concentration how top and bottom gate oxide thickness influences on threshold voltage using this threshold voltage model. As a result, threshold voltage is greatly changed for oxide thickness, and we know the changing trend greatly differs with bottom gate voltage, channel length and thickness, and doping concentration.
This paper has analyzed the change of threshold voltage for oxide structure of symmetric and asymmetric double gate(DG) MOSFET. The asymmetric DGMOSFET can be fabricated with different top and bottom gate oxide thickness, while the symmetric DGMOSFET has the same top and bottom gate oxide thickness. Therefore optimum threshold voltage is considered for top and bottom gate oxide thickness of asymmetric DGMOSFET, compared with the threshold voltage of symmetric DGMOSFET. To obtain the threshold voltage, the analytical potential distribution is derived from Possion's equation, and Gaussian distribution function is used as doping profile. We investigate for bottom gate voltage, channel length and thickness, and doping concentration how top and bottom gate oxide thickness influences on threshold voltage using this threshold voltage model. As a result, threshold voltage is greatly changed for oxide thickness, and we know the changing trend greatly differs with bottom gate voltage, channel length and thickness, and doping concentration.
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문제 정의
본 연구에서는 대칭 및 비대칭 산화막 구조를 가진이중게이트(double gate; DG) MOSFET의 문턱전압 변화를 채널길이, 채널두께, 채널 도핑농도 및 하단 게이트 전압 등에 대하여 분석하였다. 비대칭 DGMOSFET 에서 상단과 하단게이트 산화막 두께의 크기 변화에 대한 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하였다.
본 연구에서는 비대칭 DGMOSFET에 대한 채널 내전위분포 및 문턱전압모델을 유도할 것이다. Ding 등[6]은 일정한 도핑분포를 이용하여 전위분포함수를 구하였으나 일반적으로 사용하는 도핑기술은 이온주입법이므로 가우스분포함수를 이용하여 포아송방정식을 풀어 전위분포함수를 구하였다.
특히 이중게이트 MOSFET는 문턱전압의 이동 등 단채널 효과를 감소시키기 위하여 개발된 트랜지스터이므로 이중게이트 MOSFET의 설계 파라미터에 따라 문턱전압의 변화를 고찰하는 것은 매우 중요한 연구이다. 본 연구에서는 비대칭 이중게이트 MOSFET의 상단과 하단 게이트 산화막 두께를 변화시키면서 문턱전압을 구한 후, 대칭일 경우와 비교함으로써 문턱전압의 변화를 산화막 두께에 따라 고찰하고자 한다. 특히 산화막 두께 변화가 문턱전압에 미치는 영향을 채널길이 및 두께, 하단 게이트전압 그리고 도핑 농도의 변화에 따라 관찰함으로써 트랜지스터의 설계 파라미터가 어떻게 문턱전압을 변화시키는지 관찰하였다.
전위분포는 산화막 두께뿐만이 아니라 도핑농도, 채널길이, 채널두께, 하단게이트 전압에 따라 변화할 것이며 이는 드레인 전류에도 영향을 미쳐 결국 문턱전압이 이와 같은 파라미터에 따라 변화하게 된다. 본 연구에서는 이와 같이 구한 문턱전압의 산화막 두께에 따른 변화를 대칭형 과 비대칭형 DGMOSFET에 대하여 고찰하고자 한다.
제안 방법
대칭형의 경우는 tox1 = tox2이며 Vgf = Vgb의 특수한 경우이다. 그러므로 비대칭 DGMOSFET에 대하여 문턱전압을 구한 후 상기 특수한 경우와 비교하고자 한다. 채널 내 전위분포함수를 구하기 위하여 가우스분포함수를 도핑분포함수로 사용하여 다음과 같이 2차원 포아송방정식을 풀었다.
먼저 본 연구에서 제시한 문턱전압 모델의 타당성은 참고문헌[9]에서 이미 입증하였으므로 이 문턱전압모델을 이용하여 산화막 두께에 대한 문턱전압의 변화를 관찰할 것이다.
본 연구에서는 대칭 및 비대칭 산화막 구조를 가진이중게이트(double gate; DG) MOSFET의 문턱전압 변화를 채널길이, 채널두께, 채널 도핑농도 및 하단 게이트 전압 등에 대하여 분석하였다. 비대칭 DGMOSFET 에서 상단과 하단게이트 산화막 두께의 크기 변화에 대한 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하였다. 이를 위하여 해석학적 전위분포모델 및 문턱전압모델을 정의하였다.
산화막 두께 변화에 따른 문턱전압의 변화를 관찰하기 위하여 Lg = 30 nm, tsi = 10 nm, Np = 1016/cm3 그리고 Vgb = 0.2V의 입력 조건하에서 하단 게이트 산화막 두께를 파라미터로 하여 상단 게이트 산화막 두께에 따른 문턱전압의 변화를 그림 2에 도시하였다. 주어진 조건하에서 하단 게이트 산화막 두께에 따라 문턱전압은 상단 게이트 산화막에 비례하기도 하고 반비례하기도 하는 변화를 보이고 있다.
이 전위분포모델을 이용하여 비대칭 DGMOSFET에 대한 문턱전압을 산화막 두께에 대하여 구한 후, 상·하단 게이트 산화막 두께가 동일한 경우와 채널길이 및 두께, 하단 게이트전압 그리고 도핑농도의 변화에 따라 비교·분석하였다.
비대칭 DGMOSFET 에서 상단과 하단게이트 산화막 두께의 크기 변화에 대한 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하였다. 이를 위하여 해석학적 전위분포모델 및 문턱전압모델을 정의하였다. 관찰 결과, 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 트랜지스터의 설계 파라미터에 따라 매우 상이하게 나타났다.
그러므로 비대칭 DGMOSFET에 대하여 문턱전압을 구한 후 상기 특수한 경우와 비교하고자 한다. 채널 내 전위분포함수를 구하기 위하여 가우스분포함수를 도핑분포함수로 사용하여 다음과 같이 2차원 포아송방정식을 풀었다.
본 연구에서는 비대칭 이중게이트 MOSFET의 상단과 하단 게이트 산화막 두께를 변화시키면서 문턱전압을 구한 후, 대칭일 경우와 비교함으로써 문턱전압의 변화를 산화막 두께에 따라 고찰하고자 한다. 특히 산화막 두께 변화가 문턱전압에 미치는 영향을 채널길이 및 두께, 하단 게이트전압 그리고 도핑 농도의 변화에 따라 관찰함으로써 트랜지스터의 설계 파라미터가 어떻게 문턱전압을 변화시키는지 관찰하였다.
성능/효과
이를 위하여 해석학적 전위분포모델 및 문턱전압모델을 정의하였다. 관찰 결과, 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 트랜지스터의 설계 파라미터에 따라 매우 상이하게 나타났다. 하단게이트 전압이 증가할수록 상하단 산화막의 두께가 동일한 대칭점에서의 문턱전압의 변화가 크게 나타났으며 채널길이가 증가할 때와 채널 도핑농도가 증가할 때, 문턱전압은 증가하였으며 대칭점에서의 문턱전압은 상하단 산화막 두께에 따라 거의 변화가 없었다.
채널길이가 증가하면 하단 산화막 두께에 관계없이 문턱전압은 상단 산화막 두께에 따라 단조 증가하는 경향을 보이고 있다. 단채널 효과가 감소하여 문턱전압이 그림 2와 비교하여 전체적으로 증가하였으며 하단 산화막 두께가 감소할수록 증가율도 커지는 것을 알 수 있다.
또한 하단 게이트 전압이 증가한 그림 3a)의 경우 상단 산화막 두께에 대한 문턱전압의 반비례관계가 하단산화막이 1 nm이상에서 관찰되고 있었으며 하단 게이트 전압이 감소한 그림 3b)의 경우 상단 산화막 두께에 대하여 문턱전압이 비례관계를 보이고 있었다. 대칭점에서의 문턱전압 감소도 하단 게이트 전압이 증가할수록 더욱 가파르게 나타나고 있었으며 하단 게이트 전압이 0.0 V로 감소한 경우는 상하단 산화막 두께가 매우 작은 1~2 nm의 영역에서 대칭점에서의 문턱전압이 오히려 증가하는 경향을 보이고 있었다.
하단게이트 전압이 증가할수록 상하단 산화막의 두께가 동일한 대칭점에서의 문턱전압의 변화가 크게 나타났으며 채널길이가 증가할 때와 채널 도핑농도가 증가할 때, 문턱전압은 증가하였으며 대칭점에서의 문턱전압은 상하단 산화막 두께에 따라 거의 변화가 없었다. 또한 채널두께에 따른 변화를 관찰해 보면 채널두께의 절대 값보다는 채널길이와의 비에 따라 문턱전압의 산화막 두께에 따른 변화 패턴이 결정되는 것을 알 수 있었다.
대칭점에서의 문턱전압이 상단 산화막 두께가 증가할수록 감소하는 것을 알수 있다. 즉, 대칭구조의 DGMOSFET는 상하단 산화막 두께가 증가할수록 문턱전압이 감소하나 비대칭의 경우는 비례 및 반비례의 관계를 갖는 등 다양한 변화를 보이고 있었다.
대칭점에서의 문턱전압 값을 관찰해보면 상단 산화막 두께에 관계없이 거의 일정한 값을 갖고 있다는 것을 알 수 있다. 즉, 대칭적 구조의 DGMOSFET에서는 채널길이가 증가하면 문턱전압은 산화막 두께에 영향을 덜 받는다는 것을 알 수 있다. 또한 그림 2와 비교하면 대칭점에서의 문턱전압 변화가 약간이나마 증가하고 있다는 것을 알 수 있다.
관찰 결과, 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 트랜지스터의 설계 파라미터에 따라 매우 상이하게 나타났다. 하단게이트 전압이 증가할수록 상하단 산화막의 두께가 동일한 대칭점에서의 문턱전압의 변화가 크게 나타났으며 채널길이가 증가할 때와 채널 도핑농도가 증가할 때, 문턱전압은 증가하였으며 대칭점에서의 문턱전압은 상하단 산화막 두께에 따라 거의 변화가 없었다. 또한 채널두께에 따른 변화를 관찰해 보면 채널두께의 절대 값보다는 채널길이와의 비에 따라 문턱전압의 산화막 두께에 따른 변화 패턴이 결정되는 것을 알 수 있었다.
질의응답
핵심어
질문
논문에서 추출한 답변
트랜지스터를 미세하게 제작하려는 이유는?
반도체산업은 트랜지스터제작 기술의 개발과 함께 성장하였다. 고속동작 및 저전력소비 그리고 집적도향상을 위하여 트랜지스터를 미세하게 제작하여야 하며이를 위하여 공정의 개발뿐만이 아니라 미세화에 따른 기생효과를 해결하여야만 하였다. 그러나 기존 CMOSFET는 20nm이하의 나노구조에서 더 이상 해결할 수 없는 단채널 효과에 부딪치고 있다.
이중게이트 MOSFET가 개발된 이유는?
문턱전압은 트랜지스터의 설계 파라미터 즉, 채널의 크기 및 도핑농도 등에 따라 변화하므로 이러한 파라미터에 따라 문턱전압을 예측하는 것은 매우 중요하다고 사료된다. 특히 이중게이트 MOSFET는 문턱전압의 이동 등 단채널 효과를 감소시키기 위하여 개발된 트랜지스터이므로 이중게이트 MOSFET의 설계 파라미터에 따라 문턱전압의 변화를 고찰하는 것은 매우 중요한 연구이다. 본 연구에서는 비대칭 이중게이트 MOSFET의 상단과 하단 게이트 산화막 두께를 변화시키면서 문턱전압을 구한 후, 대칭일 경우와 비교함으로써 문턱전압의 변화를 산화막 두께에 따라 고찰하고자 한다.
CMOSFET이 20nm이하 나노구조에서 부딪힌 한계점을 해결하기 위해 개발된 3가지 트랜지스터 배열은?
최근 집적도 향상을 위하여 집적회로 구성 시 트랜지스터의 배열을 3차원적으로 구성하려 노력하고 있으며 이와 함께 트랜지스터를 3차원 구조로 제작하려고 노력하고 있다. 3차원 구조를 갖는 트랜지스터는 게이트를 채널주변에 배치하는 방법에 따라 이중게이트 구조[1,2], FinFET 구조[3,4] 및 원통형 구조[5]로 나눌 수 있다. 그러나 Fin구조 및 원통형구조는 현실적으로 공정상 어려움을 겪고 있으며 가장 간단한 구조인 이중게이트 구조는 많은 연구가 진행중에 있다.
참고문헌 (9)
J.B.Roldan, B.Gonzalez, B.Iniguez, A.M.Roldan, A.Lazaro and A.Cerdeira, "In-depth analysis and modelling of selfheating effects in nanometric DGMOSFETs," Solid-state electronics, vol.79, no.1, pp.179-184, 2013.
R.Vaddi, S.Dasgupta and R.P.Agarwal,"Analytical modeling of subthreshold current and subthreshold swing of an underlap DGMOSFET with tied independent gate and symmetric asymmetric options," Microelectronics J., vol.42, no.5, pp.798-807, 2011.
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N.Seoane, G.Indalecio, E.Comesane, M.Aldegunde, A.J. Garcia-Loureiro and K.Kalna,"Random Dopant, Line-Edge Roughness and Gate Workfunction Variability in a Nano InGaAs FinFETs," IEEE Trans. Electron Devices, vol. 61, no.2, pp.466-472, 2006.
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Z.Ding, G.Hu, J.Gu, R.Liu, L.Wang and T.Tang,"An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs," Microelectronics J., vol.42, pp.515-519, 2011.
Hakkee Jung, "Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function," JKIICE, vol.17, no.11, pp.2621-2626, 2013.
TCAD Manual, Part.4: INSPEC, ISE Integrated Systems Engineering AG, Zurich, Switzerland, 2001, p.56. ver.7.5.
Hakkee Jung and Ohshin Kwon, "Analysis of Threshold Voltage for Channel Dimension of Asymmetric DGMOSFET," Information Journal, vol.17, no.11(B), pp.5879-5884, 2014.
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