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문제 정의
- 수신과 정에서는 수신 패킷을 패킷 버퍼에 저장하는 동안 헤더 처리를 완료하여 수신 처리 시간을 단축할 계획이다. 그리고 ACK 패킷의 생성과 처리, 흐름 제어 및 혼잡 제어에 필요한 기능들에 대한 하드웨어구현을 추가로 진행하여 TOE의 성능을 최대화하고자 한다.
- 또한 본 논문에서는 하드웨어 모듈과 프로세서 코어들의 연동을 위한 메커니즘을 개발하였다. 그리고 본 논문에서는 프로세서 코어 내장형 FPGA가 장착된 TOE 네트워크 어댑터를 개발하고, 이를 사용한 실험을 통해 하이브리드 TOE를 위한 하드웨어 구현의 효과를 입증하였다.
- 하드웨어 모듈은 패킷 헤더의 생성 및 처리, DMA를 사용한 데이타 수집 및 저장 등을 담당하여 송수신 성능을 향상시킨다. 또한 본 논문에서는 하드웨어 모듈과 프로세서 코어들의 연동을 위한 메커니즘을 개발하였다. 그리고 본 논문에서는 프로세서 코어 내장형 FPGA가 장착된 TOE 네트워크 어댑터를 개발하고, 이를 사용한 실험을 통해 하이브리드 TOE를 위한 하드웨어 구현의 효과를 입증하였다.
- 본 논문에서는 두 개의 프로세서 코어를 내장한 FPGA 상에서 임베디드 리눅스 기반의 소프트웨어를 바탕으로 데이타 송수신 과정에 필요한 주요 기능들을 하드웨어로 처리하는 하이브리드 방식의 TOE를 설계하였다. 두 개의 프로세서 코어들은 각각 송신 기능과 수신 기능을 전담하여 처리함으로써 리눅스 프로세스들 사이의 작업 전환 오버해드를 줄이고, 송신과 수신과정의 병렬 처리를 통해 단일 임베디드 프로세서의 성능 한계를 극복한다.
- 송수신 분리 구조에서 두 프로세서의 연동을 위해 필요한 하드웨어 및 소프트웨어의 구조와 동작 메커니즘을 제시하고, 이를 위해 설계된 하드웨어 구조 및 소프트웨어 구 조에 대해 설명하였다. 본 연구는 두 개의 임베디드 프로세서 코어를 사용해 송신과 수신을 분리하여 처리함으로써 TOE의 통신 부하를 덜고, 송수신 기능을 하드웨어로 처리함으로써 성능의 향상을 도모하는 연구의 기초를 제시한다. 그리고 소프트웨어만으로 TCP/IP5- 처리하는 TOE 구현과 하드웨어 구현을 포함한 TOE의 성능을 비교한 실험을 통해 하드웨어 구현의 성능을 확인하였다.
- 본 논문에서는 두 개의 프로세서 코어를 내장한 FPGA 상에서 임베디드 리눅스에 내장된 TCP/IP 프로토콜 스택의 송수신 경로를 분리하고 송수신 기능의 일 부를 하드웨어로 처리하는 TOE를 구현하였다. 송수신 분리 구조에서 두 프로세서의 연동을 위해 필요한 하드웨어 및 소프트웨어의 구조와 동작 메커니즘을 제시하고, 이를 위해 설계된 하드웨어 구조 및 소프트웨어 구 조에 대해 설명하였다. 본 연구는 두 개의 임베디드 프로세서 코어를 사용해 송신과 수신을 분리하여 처리함으로써 TOE의 통신 부하를 덜고, 송수신 기능을 하드웨어로 처리함으로써 성능의 향상을 도모하는 연구의 기초를 제시한다.
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