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모바일기기의 동작모드와 대기모드를 모두 고려한 저전력 3차원 그래픽 가속기
A Low Power 3D Graphics Accelerator Considering Both Active and Standby Modes for Mobile Devices 원문보기

정보과학회논문지. Journal of KIISE. 시스템 및 이론, v.34 no.2, 2007년, pp.57 - 64  

김영식 (한국산업기술대학교 게임공학과)

초록
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본 논문에서는 모바일 3D 그래픽 가속기의 저전력 텍스쳐 캐쉬 구조를 제안하였다. 모바일 3D 그래픽 가속기는 동작모드에서 대규모 메모리 접근이 필요한 텍스쳐 매핑의 메모리 지연시간을 감소하고 대기모드에서 누설 전력소비를 줄이는 것이 매우 중요하다. 제안하는 텍스쳐 캐쉬 구조는 응용 프로그램의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 기준으로 동작하여 누설전력을 줄이고 동작시간의 이득을 얻는다. 제안한 구조의 성능 검증을 위하여 트레이스 기반 텍스쳐 캐쉬 시뮬레이션을 수행하여 누설전력과 수행시간을 모두 고려한 성능 척도에서 이전 연구인 MSA 캐쉬보다 최대 7%의 성능 이득을 얻었다.

Abstract AI-Helper 아이콘AI-Helper

This paper proposed the low power texture cache for mobile 3D graphics accelerators. It is very important to reduce the leakage power in the standby mode for mobile 3D graphics accelerators and the memory access latency of texture mapping in the active mode which needs a large memory bandwidth. The ...

주제어

AI 본문요약
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문제 정의

  • 왜냐하면 누설전력을 줄이기 위해서 제시한 기법들이 기본적으로 캐쉬히트율이 떨어지고 수행시간은 나빠지기 때문이다. 따라서 본 논문에서는 누설전력과 수행시간을 모두 고려한 새로운 성능척도(new performance metric)을 정의하여 누설전력과 수행시간을 동시에 고려하여 다양한 저전력톅스쳐 캐쉬 구조의 성능 비교를 수행하였다.
  • [16], 이와 같이 텍스쳐 알고리즘은 전형적인 액세스 패턴을 갖고 있어서 비교적 캐쉬 히트율이 높다. 논문에서는 모바일 3D 그래픽 가속기의 동작모드에서의 동작 전력과 대기모드에서의 누설전력을 줄이기 위하여 텍스쳐 데이타의 메모리 지연시간을 감소하고 응용 프로그램 API 프로파일링 파라미터 구동 값에 의해 가변적인 전력 모드 전환 기준을 갖는 저전력 텍스쳐 캐쉬 구조를 제안한다.
  • 그림 3(a)를 보면 bilinear 필터링이 trilinear 필터링보다 캐쉬 히트율이 높으면서 그림 3(b)를 보면 bilinear 필터링에서 교체되는 블록의 평균 대기 시간이 크므로 trilinear 필터링의 경우에는 더 빨리 누설 전력을 줄일 수 있는 전력 모드로 전환해도 수행시간의 성능에는 영향이 없고 전력 소모를 줄일 수 있으므로 모드 전환 문턱 값을 낮춰야 한다. 본 연구에서는 3차원 그래픽 API의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 문턱 값을 가지는 구조를 설계한다.

가설 설정

  • 다음 표 1은 본 논문에서 수행한 텍스쳐 캐쉬의 기본 구성을 정리한 것이다. 1에서 이eep 모드 패널티는 sleep 모드에서 active 모드 전환 시에 필요한 추가지연시간을 의미하며, active 모드 블록 대비 sleep 모드 블록의 누설전력의 비율은 0.08로 가정한다[H]. 2가지 테스트벤치에서 bilinear/trilinear 필터링을 변화시켜 가면서 트레이스를 추출할 수 없어서 트레이스 데이타는 각 필터링 별로 따로 추출하고 성능 시뮬레이션에서는 실제 응용 프로그램의 상황 올 만들기 위해서 bilinear 필터링과 trilinear 필터링의 수행 비율을 인위적으로 변화시켜 가면서 시뮬레이션 결과를 취합하였다.
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참고문헌 (18)

  1. J. Euh, J. Chittamuru, and W. Burleson, 'Power-aware 3D computer graphics rendering,' Journal of VLSI Signal Processing 39, pp. 15-33, 2005 

  2. H. Igehy, M. Eldridge, and K. Proudfoot, 'Prefetching in a texture cache architecture,' In Proceedings of 1998 SIGGRAPH/Eurographics Workshop on Graphics Hardware, pp. 133-142, Aug. 1998 

  3. Rakhmatov and S. Vrudhula, 'Battery Conscious Task Sequencing for Portable Devices Including Voltage/Clock Scaling,' DAC02 

  4. W.C. Kwon and T Kim, 'Optimal Voltage Allocation Techniques for Dynamically Variable Voltage Processors,' DAC03 

  5. K. Flautner and D. Flynn, 'A combined hardware-software approach for low-power SoCs: applying adaptive voltage scaling and intelligent energy management software,' DesignCon 2003 System-on-Chip and ASIC Design Conference, 2003 

  6. Intel, 'Trends and Challenges in High-Performance Microprocessor Design,' Electronics Design Process 2004, Key note speech. April 2004 

  7. W. Zhang, et. al., 'Compiler-directed instruction cache leakage optimization,' MICRO'02, 2002 

  8. N.S. Kim, K. Flautner, D. Blaauw, and T Mudge, 'Drowsy Instruction Caches: Leakage Power Reduction using Dynamic Voltage Scaling and Cache Sub-bank Prediction,' MICRO'02, 2002 

  9. M.D. Powell, S.-H. Yang, B. Falsafi, K. Roy, and TN. Vijaykumar, 'Gated- Vdd: A circuit technique to reduce leakage in deep-submicron cache memories,' ISLPED, pp.90-95, 2000 

  10. H. Makino, et. al., 'A low power SRAM using auto-back-gate-controlled MT-CMOS,' ISLPED, pp.293-298, 1998 

  11. J.J. Li and Y.S. Hwang, 'Snug set associative caches: Reducing leakage power while improving performance,' ISLPED'05, pp.345-350, Aug. 2005 

  12. T Akenine- Mller and J. Strm, 'Graphics for the Masses- A hardware rasterization architecture for mobile phones,' ACM Trans. on Graphics, pp. 801-808, July 2003 

  13. S. Kaxiras, Z. Hu, and M. Martonosi, 'Cache decay: exploiting generational behavior to reduce cache leakage power 

  14. Quake III game Engine, http://www.idsoftware.com/games/quake/quake3-arena 

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  16. T. Akenine-Moller and E. Haines, Real-time rendering, second ed. A K Peters, Ltd. 2002 

  17. C. Lee, M. Potkonjak, and W.H. Mangione-Smith. 'MediaBench: A Tool for Evaluating and Synthesizing Multimedia and Communications Systems,' 30th Annual Int. Symp, on Microarchitecture, 1997, pp. 330-335 

  18. C.H. Kim and L.S. Kim, 'Adaptive selection of an index in a texture cache,' in Proc. Int. Conf, Computer Design, Oct. 2004, pp. 295-300 

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