[논문]2X Converse Oversampling 1.65Gb/s/ch CMOS 준 디지털 데이터 복원 회로

김길수; 김규영; 손관수; 김수원

문제 정의

본 논문에서는 HDMI용 수신기의 전력 절감과 면적감소를 위해 2X Converse oversampling 방식의 준 디지털 데이터 복원 회로를 구현하였다. 전력 소모와 유효 면적을 줄이기 위해 2X Converse oversampling 기법을 사용하여 회로를 단순화하였으며, 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다.
또한 단일 지연 방식을 사용할 경우 디지털 제어 지연기의 해상도가 제한되며, 이로 인해 시스템의 지터 성능은 악화된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 Vernier 지연 방식의 전압제어 지연기 (VCDL) 를 구현하였다. 단위 지연 소자의 지연 시간이 ta, 버퍼의 지연 시간이 tb 일 때, 유효 지연 시간은 ta-tb 가 되므로, 설계된 전압제어 지연기 (VCDL)는 증가된 해상도를 나타내고 이를 통해 시스템 고유의 지터 성분을 감소시킬 수 있다.
본 논문에서는 이러한 아날로그 회로와 디지털 회로의 단점을 보완할 수 있는 지연 고정 루프 기반의 준 디지털 (Semi-Digital) 데이터 복원 회로를 설계하였다. 제안하는 데이터 복원 회로는 다음과 같은 특징을 가진다.

제안 방법

Jitter tolerance 를 측정하기 위해 칩 내부에 설계된 PRBS와 BER checker를 이용해 실험을 진행하였다. 측정 결과 기존 BiCMOS 공정을 이용해 제작된 회로喚와거의 동일한 지터 성능 (0.
또한 아날로그 회로의 단점인 시스템의 공정 의존도를 줄이고 전력 소모와 칩 면적을 감소시키기 위해 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다. 둘째, 시스템의 지터 성능 (Jitter ToleranceX 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출알고리즘을 새롭게 제안하였으며, Vernier 지연 방식의 전압 제어 지연기 (Voltage-Controlled Delay Line: VCDL)를 구현하여, 해상도를 증가시킴으로써 위상 옵셋을 최소화하였다. 또한, 디지털 데이터 복원 회로의 위상 옵셋 문제를 개선하기 위해서 고해상도의 디지털 아날로그 변환기 (Digital-to-Analog Converter :DAC) 와 단위 지연 소자를 이용하여 준 디지털 방식의 데이터 복원 회로를 구현하였다.
데이터 복원 회로의 Loop bandwidth는 VCDL 의 Gain, 루프 필터의 Gain 그리고 위상 검출기의 Gain의 곱으로 나타낼 수 있으므로, VCDL의 비선형성은 시스템의 안정도에 직접 영향을 주게 된다. 따라서 본 논문에서는 선형성이 우수한 캐패시터 제어 지연 소자 (Capacitive-Controlled Delay Cell)를 이용하여 VCDL을 구현하였다』그림 7과 8은 설계된 VCDL과단위 지연 소자의 선형 특성을 나타낸 것이다. 설계된캐패시터 제어 지연 소자는 0.
첫째, 전력 소모와 칩 면적을 감소시키기 위해서 위상 고정 발진기 (Locked Oscillator)를 필요로 하는 다중 위상 클록 샘플링 (Multi-Phase Clock Sampling) 기법 대신 다중 위상 데이터 샘플링 (Multi-Phase Data Sampling) 기 법 (Converse oversampling)을 사용하여 회로를 단순화하였다. 또한 아날로그 회로의 단점인 시스템의 공정 의존도를 줄이고 전력 소모와 칩 면적을 감소시키기 위해 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다. 둘째, 시스템의 지터 성능 (Jitter ToleranceX 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출알고리즘을 새롭게 제안하였으며, Vernier 지연 방식의 전압 제어 지연기 (Voltage-Controlled Delay Line: VCDL)를 구현하여, 해상도를 증가시킴으로써 위상 옵셋을 최소화하였다.
둘째, 시스템의 지터 성능 (Jitter ToleranceX 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출알고리즘을 새롭게 제안하였으며, Vernier 지연 방식의 전압 제어 지연기 (Voltage-Controlled Delay Line: VCDL)를 구현하여, 해상도를 증가시킴으로써 위상 옵셋을 최소화하였다. 또한, 디지털 데이터 복원 회로의 위상 옵셋 문제를 개선하기 위해서 고해상도의 디지털 아날로그 변환기 (Digital-to-Analog Converter :DAC) 와 단위 지연 소자를 이용하여 준 디지털 방식의 데이터 복원 회로를 구현하였다.
전력 소모와 유효 면적을 줄이기 위해 2X Converse oversampling 기법을 사용하여 회로를 단순화하였으며, 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다. 또한, 시스템의 지터 성능 (Jitter tolerance)을 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출 알고리즘을 제안하였으며, Vernier 지연기와 고해상도 DAC를 구현하였다. 제안된 데이터 복원 회로는 기존의 BiCMOS 로 구현된 회로와 비교해 유사한 Jitter tolerance (0.
데이터를 지연시키는 방법은 다중 위상 클록을 이용해 데이터를 Oversampling 한 후 위상 제어 정보를 추출하고 추출된 위상 제어 정보를 이용해 데이터를 지연시키므로 상대적으로 중요한 정보를 포함하고 있는 고속의 데이터를 지연시킬 경우, 정보가 손상될 우려 가 있다. 또한, 이 기법은 지터가 적은 다중 위상 클록을 요구하기 때문에, PLL 또는 DLL을 사용해야 하고 이로 인해 많은 전력 소모와 칩 면적을 차지한다는 문제점이 있다⑸ 이러한 문제점을 해결하기 위해서 클록을 지연 시켜 데이터와 클록의 위상 차를 보상하는 방법을 이용한 비선형 위상 검출기를 제안하였다. 제안하는 비선형위상 검출기는 다중 위상의 클록대신 다중 위상의 데이터를 이용해 클록을 Oversampling 한 후 위상 제어 정보를 추출하고 추출된 위상 제어 정보를 이용해 클록을 지연시키는 방식이다.
제안하는 회로는 기존의 아날로그 회로와 동일한 기능을 갖도록 아날로그회로에서 사용되었던 선형 위상 검출기 대신 본 논문에서 제안한 비선형 위상 검출기를 사용하였으며, 전하 펌프와 루프 필터 대신 카운터와 DAGS 사용함으로써 디지털 데이터 복원 회로의 위상 오차 문제를 해결하여 지터 성능을 개선하려 하였다. 또한, 제안한 2X Converse oversampling 알고리즘을 이용해 회로를 단순화하고, 시스템에서 요구하는 지터 성능을 개선하려 하였다.
캐패시터제어 지연 소자의 최소 유효 지연량이 25ps이므로 전압제어 지연기 (VCDL)는 12개 이상의 단위 지연 소자로 구성되어야 한다. 본 논문에서는 공정, 전원 전압, 온도변화를 고려하여 13개의 단위 지연 소자를 이용하여 전압 제어 지연기 (VCDL)를 구성하였다.
검출기를 나타낸 것이다. 제안된 위상 검출기는 데이터와 클록의 위상 제어 정보를 추출하는 D-플립 플롭과 추출된 위상 제어 정보에 따라 UP/DOWN/LOCK 신호를 출력하는 Control logic, 제어 전압 (\扇)에 따라 데이터와 클록의 위상 오차를 줄일 수 있도록 클록을 지연시키는 전압 제어 지연 소자로 구성되어 있다.
복원 회로를 나타낸 것이다. 제안하는 회로는 기존의 아날로그 회로와 동일한 기능을 갖도록 아날로그회로에서 사용되었던 선형 위상 검출기 대신 본 논문에서 제안한 비선형 위상 검출기를 사용하였으며, 전하 펌프와 루프 필터 대신 카운터와 DAGS 사용함으로써 디지털 데이터 복원 회로의 위상 오차 문제를 해결하여 지터 성능을 개선하려 하였다. 또한, 제안한 2X Converse oversampling 알고리즘을 이용해 회로를 단순화하고, 시스템에서 요구하는 지터 성능을 개선하려 하였다.
제안한 데이터 복원 회로의 지터 특성을 측정하기 위해서 칩 내부에 212-1 주기의 랜덤 데이터를 생성하는 랜덤 신호 발생기 (Pseudo Random Bit Sequence: PRBS)를 설계하였다. 그림 10은 측정된 Eye 다이어 그램으로 칩 내부에 설계 된 1:16 DEMUX를 통과한 출력을 나타낸 것이다.
제안한 비선형 위상 검출기는 데이터와 클록의 위상차를 검출하는 기능을 하며, 클록의 위상이 데이터의 위상보다 빠를 경우 源 신호를 출력하고, 클록의 위상이 데이터의 위상보다 느릴 경우 DOWN 신호를 출력한다. 디지털 루프 필터 기능을 하는 카운터는 위상 검출기에서 출력된 UP/DOWN 신호와 클록을 이용해 DAC 입력신호를 생성하며, DAC는 카운터 출력을 이용하여 전압제어 지연기의 제어 전압을 결정한다.

대상 데이터

제안된 데이터 복원 회로는 0.18um CMOS 공정을 이용하여 제작되었으며, 그림 9는 설계 회로의 칩 사진을 나타낸 것이다. 제작된 회로의 유효 면적은 0.

이론/모형

데이터 복원 회로를 구현하였다. 전력 소모와 유효 면적을 줄이기 위해 2X Converse oversampling 기법을 사용하여 회로를 단순화하였으며, 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다. 또한, 시스템의 지터 성능 (Jitter tolerance)을 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출 알고리즘을 제안하였으며, Vernier 지연기와 고해상도 DAC를 구현하였다.
제안하는 데이터 복원 회로는 다음과 같은 특징을 가진다. 첫째, 전력 소모와 칩 면적을 감소시키기 위해서 위상 고정 발진기 (Locked Oscillator)를 필요로 하는 다중 위상 클록 샘플링 (Multi-Phase Clock Sampling) 기법 대신 다중 위상 데이터 샘플링 (Multi-Phase Data Sampling) 기 법 (Converse oversampling)을 사용하여 회로를 단순화하였다. 또한 아날로그 회로의 단점인 시스템의 공정 의존도를 줄이고 전력 소모와 칩 면적을 감소시키기 위해 전하 펌프와 루프 필터 대신 카운터와 DAC를 사용하였다.

성능/효과

PLL 또는 DLL과 마찬가지로 데이터 복원 회로의 작은 Loop bandwidth는 Locking time이 길어지는 원인이 될 뿐만 아니라, Jitter tolerance 성능을 악화시키는 원인이 된다. 본 논문에서 제안한 2X Converse oversamplig 알고리즘을 이용한 데이터 복원 회로는 1.65Gb/s의 랜덤 신호 대신 1.65GHz의 주기 신호를 입력 단에 인가하기 때문에 큰 Loop bandwidth를 갖는 시스템 구현이 가능하므로, 이를 이용해 Jitter tolerance 성능을 개선할 수 있다.
또한, 시스템의 지터 성능 (Jitter tolerance)을 개선하기 위해서 2X Converse oversampling 방식의 데이터 검출 알고리즘을 제안하였으며, Vernier 지연기와 고해상도 DAC를 구현하였다. 제안된 데이터 복원 회로는 기존의 BiCMOS 로 구현된 회로와 비교해 유사한 Jitter tolerance (0.7UIpp)를 나타내면서 70% 감소된 전력 (50mW—*14.4mW)을 소모하고, 기존의 CMOS로 구현된 회로에 비해 32% 감소된 유효 면적 (0.225mmJ 0.152mm2)을 차지하므로 HDMI용 수신기의 전체 전력과 칩 면적을 효과적으로 감소시킬 수 있다.
표 2는 기존 회로와의 성능을 비교한 것이다. 제안된 데이터 복원 회로는 기존의 BiCMOS로 구현된 회로⑸와 비교해 70% 감소된 전력 (50mW—>14.4mW)을소모하고, 기존의 CMOS로 구현된 회로团와 비교해 32% 감소된 유효 면적 (0.2251也疽_-0 152M)을 차지한다.
제안된 비선형 위상 검출기는 클록의 위상이 데이터의 위상보다 빠를 경우 '1T의 디지털 신호를 출력하고, Control logic을 통해 UP 신호를 출력해서 클록의 지연량을 증가시키며, 클록의 위상이 데이터의 위상보다 느릴 경우 '00'의 디지털 신호를 줄력하고, Control logic을 통해서 DOW四 신호를 출력해서 클록의 지연 량을 감소시킨다. 한편, 클록과 데이터의 위상이 정확히 일치할 경우 '10'의 디지털 신호를 출력하고, Control logic을 통해 LOCK 신호를 출력한다.
그림 10은 측정된 Eye 다이어 그램으로 칩 내부에 설계 된 1:16 DEMUX를 통과한 출력을 나타낸 것이다. 제안된 회로의 rms 지터와 peak-peak 지터는 각각 42.86ps, 240ps로 측정되었다. 그림 11은 Jitter tolerance 측정 결과를 나타낸 것이다.
측정 결과 기존 BiCMOS 공정을 이용해 제작된 회로喚와거의 동일한 지터 성능 (0.7UIpp)을 가짐을 확인할 수 있다. 표 2는 기존 회로와의 성능을 비교한 것이다.

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