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문제 정의
- 본 논문에서는 오디오 코덱의 델타-시그마 모듈레이터를 설계하는 방법에 대해 정리하였으며, 고해상도의 델타-시그마 모듈레이터를 설계할 때 고려되는 수많은 요소들에 대한 사용 유무를 성능, 면적, 그리고 설계의 용이성이란 세 가지 큰 기준을 갖고 결정하였다. 본 회로는 단일 전원인 3V를 사용하였으며, 0.
제안 방법
- 2는 folded cascode OTA의 회로도이다. 1/f 노이즈를 최소화하기 위한 방법으로 입력단에 사이즈가 큰 PMOS 트랜지스터를 사용하였다. 이와 같은 방법은 1/f 노이즈가 입력 트랜지스터의 length 와 width의 곱에 반비례한다는 점을 이용한 것으로 [기에 자세히 설명되어 있다.
- 2의 비이상적 요소를 포함한 모듈레이터의 출력을 비교하였다. 두 가지의 모듈레이터에는 -4dB의 크기를 갖는 사인파를 입력으로 인가하였으며, SIMULINK를 사용하여 MATLAB으로 시뮬레이션을 하였다. 이상적 특성을 갖는 모듈레이터의 경우 그 출력 값이 99.
- 위의 식(1)은 이상적인 경우에 대한 식이므로 비이상적 요소들에 의한 DR 의 감소를 예상하여 10~20dB 정도의 오차범위를 갖고 있어야만 한다. 따라서 본 논문에서는 80의 OSR을 갖는 단일-비트 4차 이산시간 델타-시그마 모듈레이터로 결정하였다.
- 6의 Cd는 lOOfF의 용량을 갖는 커패시터로써 확실한 non-overlapping 클럭간의 지연 시간을 확보하는 역할을 한다. 또한 Cd 커패시터와 병렬로 연결된 Cc°n 커패시터를 clkCON 스위치로 제어할 수 있게 하여 공정상에서 문제가 발생하였을 때에 non-overlapping 및 지연 시간을 추가로 조절할 수 있게 하였다.
- 이와 같은 방법은 1/f 노이즈가 입력 트랜지스터의 length 와 width의 곱에 반비례한다는 점을 이용한 것으로 [기에 자세히 설명되어 있다. 또한 입력 트랜지스터인 Ml과 M2의 Vth(threshold v이tage)를 줄이기 위해 입력 트랜지스터들의 벌크(bulk)를 M0의 드레인 (drain)에 연결하였다. 그림 2.
- 1&/m standard CMOS 공정을 통해 제작된 칩 사진이다. 레이아웃(layout)시 디지털 블록에서 발생되는 노이즈가 아날로그 블록에 미치는 영향을 최소화하기 위해 아날로그 블록과 디지털 블록 사이에 가드링(guard ring)을 사용하여 두 블록들을 적절히 분리시켰다. Bonding 패드 부분을 제외한 코어(core)의 크기는 0.
- 실험 부분에서는 제작된 칩을 테스트하기 위한 테스트 셋업 (setup) 및 측정 방법 그리고 측정 결과에 대하여 설명하였다. 마지막으로 결론에서는 FOM(figure-of-merit) 비교와 전체적인 요약을 통해 논문의 내용을 정리하였다. '
- 위와 같이 모듈레이터의 구조를 선택하는 것은 칩의 면적과 op-amp의 성능을 결정하는 중요한 요소가 된다. 본 논문에서 채택하여 사용한 구조는 위에서 열거된 구조들에서 나타나는 설계 시 어려운 요소들을 최대한 배제한 것이며, 기존의 피드백 패스를 줄이고 새로운 피드포워드 패스를 생성하여 적분기의 작은 출력 스윙을 얻을 수 있도록 하였다.
- 본론의 주된 내용은 behavioral 시뮬레이션을 사용한 결과 예측, HSPICE를 이용한 트랜지스터 레벨에서의 설계 및 시뮬레이션 결과이다. 실험 부분에서는 제작된 칩을 테스트하기 위한 테스트 셋업 (setup) 및 측정 방법 그리고 측정 결과에 대하여 설명하였다.
- 우선 이상적인 경우의 모듈레이터를 구성한 후 각각의 비이상적 요소들을 표현하는 블록들을 모듈레이터 내부에 하나씩 추가한다. 이후 추가된 비이상적 요소의 값을 바꾸며 모듈레이터의 결과를 관찰한다. 여기서 모듈레이터의 성능이 최상이 되도록 각각의 요소 값들을 최적화한다.
- 25 1曲이다. 효율적인 SNR과 SNDR 측정을 위해 -lOOdB부터 -10dB까지는 20dB씩 입력 크기를 증가시켜 측정하였으며, TOdB부터 OdB까지는 IdB씩 입력 크기를 증가시켜 좀 더 세밀한 측정을 하였다. 20kHz의 기저 대역 내에서의 최대 DR는 99dB이며, 그 때의 SNRp(peak-SNR)과 SN9Rp(mak-SNI泪)은 각각 96, 9dB과 887曲이다.
대상 데이터
- 모듈레이터 출력에 대한 스펙트럼 분석 결과는 그림 2.7에 나와 있으며, 스펙트럼 분석에는 총 8192개의 샘플을 사용하였다. 그림 2.
- 세 가지 큰 기준을 갖고 결정하였다. 본 회로는 단일 전원인 3V를 사용하였으며, 0.18㎛ standard CMOS 공정을 통하여 제작되었다. 설계된 모듈레이터에서 얻은 최대。日는 99dB이다.
- 그림 중에 표시된 가는 실선은 201曲의 기저대역을 나타낸 것이며, 실선 내에 신호 성분을 제외한 harmonic distortion이 발생한 것을 볼 수 있다. 입력 신호로는 1.5V common-mode 전압에 0.7V의 피크 값을 갖는 사인파를 인가하였으며, 이때의 주파수 성분은 6.25曲로 하였다. 입력주파수로 6.
- 로직 분석기 (logic analyzer)로는 16902A를 사용하였으며, DUT의 출력 bits stream들을 받아들여 저장하는 역할을 한다. 클럭발생기로는 81130A를 사용하였으며, DUT에 시스템 클럭인 3.2毗를 인가하는데 사용된다.
이론/모형
- 본 논문에서 구현한 4차 델타-시그마 모듈레이터는 fully-differential 스위치-커패시터 방식을 사용하여 구현하였다. 그림 2.
성능/효과
- 본 논문의 모듈레이터는 고해상도의 오디오 코덱을 목표로 하였으므로, 단일-루프, 단일-비트 이산시간 델타-시그마 모듈레이터가 최적의 구조라 할 수 있다.
- 25kHz를 인가한 이유는 기저대역 내에서 세 번째 harmonic 성분까지 분석할 수 있도록 하기 위함이다. 피크 값이 0.7V인 입력을 인가한 후 HSPICE를 사용하여 시뮬레이션 하였을 때 얻은 데이터들을 계산해본 결과 95.13dB의 SNER을 얻게 되었다.
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