[논문]저전압 SoC용 밴드갭 기준 전압 발생기 회로 설계

이태영; 이재형; 김종희; 심외용; 김태훈; 박무훈; 하판봉; 김영희

doi:10.6109/jkiice.2008.12.1.137

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본 논문에서는 $Low-V_T$ 트랜지스터가 필요 없는 로직공정으로 Parasitic NPN BJT를 이용하여 저 전압에서 동작 가능한 밴드갭 기준전압 발생기 회로를 제안하였다. $0.18{\mu}m$ triple-well 공정을 사용한 BGR회로를 측정 한 결과 VREF의 평균전압은 0.72V $3{\sigma}$는 45.69mV로 양호하게 측정되었다.

The band-gap reference voltage generator which can be operated by low voltage is proposed in this paper. The proposed BGR circuit can be realized in logic process by using parasitic NPN BJTs because a $Low-V_T$ transistors are not necessary. The proposed BGR circuit is designed and fabric...

The band-gap reference voltage generator which can be operated by low voltage is proposed in this paper. The proposed BGR circuit can be realized in logic process by using parasitic NPN BJTs because a $Low-V_T$ transistors are not necessary. The proposed BGR circuit is designed and fabricated using $0.18{\mu}m$ triple-well process. The mean voltage of measured VREF is 0.72V and the three sigma$(3{\sigma})$ is 45.69mv.

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문제 정의

본 논문에서는 PVT변동에 둔감하고 1.2V 이하의 저전압에서 안정적인 기준전압을 발생시키기 위해 밴드 갭 기준전압발생기를새롭게 제안하였다. Low-Vt 트랜지스터 를 사용하지 않고 차동증폭기를 동작시키 기 위해 parasiticNPN 트랜지스터를 사용하였다.

제안 방법

그림 5. BGR의 전원전압(VDD)변화에 대한 Vref 모의실험.
18㎛DDI 공정을 사용하여 설계된 밴드갭 기준전압 발생기의 Layout plot이다. Trippie- well CMOS 공정을 이용하여 Parasitic NPN 트랜지스터를 설계하였고, 전체 Layout 크기는 409.36㎛ × 135.46㎛이다.
하였다. 기생하는 NPN 트랜지스터의 컬렉트(collector) 노드에 VDD를 연결하고 에미트 노드에 Va 노드를 연결하여 기존의 밴드갭 기준전압 발생기의 Va 전압보다 높은 전압이 걸리게 하여 차동증폭기가 정상적으로 동작하게 하였다. 따라서 BGR설계 시 low-Vt 트랜지스터로 인한 추가적인 공정 없이 설계가 가능하게 되었다.
모의실험 결과 PVT 변동에 둔감하면서 전원전압(VDD)이 L2 V일 때부터 안정 적 인 동작을 하는 것을 확인 하였다. 매그나칩 반도체 0.18/zmtriple-well 공정을 사용하여 저전압 기준전압 발생기 회로를 설계 하였고, 레이아웃 면적은 409.36㎛ × 135.46㎛ 이다. 새롭게 재안된 BGR 회로를 측정한 결과 VREF의 평균 전압은 0.
본 논문에서는 triple-well 공정 에서 기 생하는 NPN 트랜지스터를 사용하여 차동증폭기의 입력 트랜지스터로 low-Vt 트랜지스터 대신 로직 트랜지스터를 사용 가능하게 하였다. 기생하는 NPN 트랜지스터의 컬렉트(collector) 노드에 VDD를 연결하고 에미트 노드에 Va 노드를 연결하여 기존의 밴드갭 기준전압 발생기의 Va 전압보다 높은 전압이 걸리게 하여 차동증폭기가 정상적으로 동작하게 하였다.

대상 데이터

2V 이하의 저전압에서 안정적인 기준전압을 발생시키기 위해 밴드 갭 기준전압발생기를새롭게 제안하였다. Low-Vt 트랜지스터 를 사용하지 않고 차동증폭기를 동작시키 기 위해 parasiticNPN 트랜지스터를 사용하였다. 모의실험 결과 PVT 변동에 둔감하면서 전원전압(VDD)이 L2 V일 때부터 안정 적 인 동작을 하는 것을 확인 하였다.

성능/효과

보여준다. 3가지 의 공정모드와 온도(SS -40℃, TT 25℃, FF 85℃)에 대해 모의 실험한 결과 전원전압(VDD/] 1.0V에서 정상적 인 동작을 시작하는 것을 볼 수 있으며 VDD sensitivity는 0.32 mV/V 이다.
얻을 수 있다.[4] 기존의 기준전압 발생기는 Va와 Vb 전압이 차동 증폭기 의 입력 단인 NM0S 트랜지 스터인 MN₁ 과MN0의 게이트에 각각 연결되어 있다.
Low-Vt 트랜지스터 를 사용하지 않고 차동증폭기를 동작시키 기 위해 parasiticNPN 트랜지스터를 사용하였다. 모의실험 결과 PVT 변동에 둔감하면서 전원전압(VDD)이 L2 V일 때부터 안정 적 인 동작을 하는 것을 확인 하였다. 매그나칩 반도체 0.
46㎛ 이다. 새롭게 재안된 BGR 회로를 측정한 결과 VREF의 평균 전압은 0.72V이고 3σ는 45.69mV로 양호하게 측정 되었다.

참고문헌 (5)

H. Banba et al., 'A CMOS Subbandgap Reference Circuit with 1-V Power Supply Voltage', IEEE Journal of Solid-State Circuits, vol.39, issue 1, pp.252-255, Jan. 2004

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H. Banba et al., 'A CMOS Bandgap Reference Circuit with Sub-1-V Operation', IEEE Journal of Solid-State Circuits, vol.34, no.5, pp.670-674, May 1999

상세보기
Seong-Ik Cho et al., 'A CMOS bandgap reference voltage generator with reduced voltage variation and BJT area', Current Applied Physics, volume 7, issue 1, pp.92-95, Jan. 2007

상세보기
Won-Jae Yi et al., 'UHF RFID 태그 칩용 저전력 EEPROM 설계', 한국해양정보통신학회 논문지, 제10권, 제3호, pp.486-495, Mar. 2006

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Seung-Myun Back et al., '넓은 전압 범위와 개선된 파워-업 특성을 가지는 밴드갭 기준전압 발생기의 스타트-업 회로', 한국해양정보통신학회 논문지, 제11권, 제8호, pp.1544-1551, Aug. 2007

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