본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다.
본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$ CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다.
This paper proposes a fast-transient digital LDO(Low dropout) regulator with binary-weighted current control technique. Conventional digital LDO takes a long time to stabilize the output voltage, because it controls the amount of current step by step, thus ringing problem is generated. Binary-weight...
This paper proposes a fast-transient digital LDO(Low dropout) regulator with binary-weighted current control technique. Conventional digital LDO takes a long time to stabilize the output voltage, because it controls the amount of current step by step, thus ringing problem is generated. Binary-weighted current control technique rapidly stabilizes output voltage by removing the ringing problem. When output voltage reliably reaches the target voltage, It added the FRZ mode(Freeze) to stop the operation of digital LDO. The proposed fast response digital LDO is used with a slow response DC-DC converter in the system which rapidly changes output voltage. The proposed digital controller circuit area was reduced by 56% compared to conventional bidirectional shift register, and the ripple voltage was reduced by 87%. A chip was implemented with a $0.18{\mu}F$ CMOS process. The settling time is $3.1{\mu}F$ and the voltage ripple is 6.2mV when $1{\mu}F$ output capacitor is used.
This paper proposes a fast-transient digital LDO(Low dropout) regulator with binary-weighted current control technique. Conventional digital LDO takes a long time to stabilize the output voltage, because it controls the amount of current step by step, thus ringing problem is generated. Binary-weighted current control technique rapidly stabilizes output voltage by removing the ringing problem. When output voltage reliably reaches the target voltage, It added the FRZ mode(Freeze) to stop the operation of digital LDO. The proposed fast response digital LDO is used with a slow response DC-DC converter in the system which rapidly changes output voltage. The proposed digital controller circuit area was reduced by 56% compared to conventional bidirectional shift register, and the ripple voltage was reduced by 87%. A chip was implemented with a $0.18{\mu}F$ CMOS process. The settling time is $3.1{\mu}F$ and the voltage ripple is 6.2mV when $1{\mu}F$ output capacitor is used.
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문제 정의
본 논문에서는 기존의 디지털 LDO 에서의 링잉문제를 해결하고, 다른 고효율의 스위칭 레귤레이터와 혼합 되어 사용하기에 적합한 고속 응답 디지털 LDO을 제안 하였다.
본 논문에서는 이중 가중치 전류를 이용하여 스위치어레이의 수를 효율적으로 제어함으로써 출력전압이 목표전압에 안정화 되는 시간을 줄이고, 링잉 문제를 해결한 디지털 LDO를 제안했다. 또한, 디지털 LDO 의 동작 유무 시점을 자체적으로 정확히 알아내는 프리즈 모드를 적용하여, 외부 커패시터의 변화에도 정착 시점을 자체적으로 인식 할 수 있도록 했다.
제안 방법
본 논문에서는 이중 가중치 전류를 이용하여 스위치어레이의 수를 효율적으로 제어함으로써 출력전압이 목표전압에 안정화 되는 시간을 줄이고, 링잉 문제를 해결한 디지털 LDO를 제안했다. 또한, 디지털 LDO 의 동작 유무 시점을 자체적으로 정확히 알아내는 프리즈 모드를 적용하여, 외부 커패시터의 변화에도 정착 시점을 자체적으로 인식 할 수 있도록 했다. 결과적으로, 프리즈 모드를 제공함으로써, 디지털 LDO가 동작하는 시간을 최소화하여 전력 효율을 크게 향상시킬 수 있다.
또한, 제안된 디지털 LDO는 자체적인 회로의 동작 유무 신호에 의해서 외부 커패시터의 변화에도 정착시간을 인식할 수 있도록 했다. 표 1에서 제안된 디지털 LDO 결과는 한 개의 표본 칩으로 테스트한 결과이다.
제안된 디지털 LDO는 스위치 어레이의 수를 이진 배열로 제어하여 고속으로 출력전압이 생성되도록 하였다. 또한, 프리즈 모드를 제공하여 회로 자체적으로 디지털 LDO의 동작 유무를 판단한다.
디지털 LDO는 비교기, 디지털 제어기, 스위치 어레이, 클럭 생성기로 구성된다. 비교기는 기준전압(VREF)과 디지털 LDO의 출력전압(VOUT)을 비교한다. 디지털 제어기는 비교기 결과 값을 토대로 스위치 어레이의 동작 개수를 조절한다.
제안된 디지털 LDO는 스위치 어레이의 수를 이진 배열로 제어하여 고속으로 출력전압이 생성되도록 하였다. 또한, 프리즈 모드를 제공하여 회로 자체적으로 디지털 LDO의 동작 유무를 판단한다.
그림 6은 제안된 디지털 제어기를 보여준다. 제안된 디지털 제어기는 쉬프트 레지스터, 두 개의 레벨 펄스 생성기, 비교기, 클럭 발생기, 두 개의 플립플롭으로 이루어져 있다. 클럭 동작 신호(EN)가 생성되면 플립플롭과 레벨 펄스 발생기에서 인식해서 SW_ON 신호가 ‘1’ 이 된다.
대상 데이터
제안된 디지털 LDO 칩은 0.18μm CMOS 공정을 사용하여 제작되었다.
제안된 디지털 LDO는 0.18μm CMOS 공정으로 제작되었다.
그림 5는 제안된 스위치 어레이를 보여준다. 제안된 스위치 어레이는 스위치 트랜지스터의 사이즈가 이진배열(binary-weighted)로 되어있으며 5개의 블록으로 구성됐다. 따라서 각 블록마다 생성되는 전류는 이중가중치 만큼 달라진다.
성능/효과
따라서 출력전압이 안정화된 이후에도, 오랜 시간 동안 저효율의 디지털 LDO를 동작시키게 된다. 결과적으로, 고속의 전원전압변화가 어려우며, 디지털 LDO를 필요이상의 시간을 사용하여 전력효율을 감소시킨다.
비교기의 출력값이 ‘0’에서 ‘1’ 또는 ‘1’에서 ‘0’으로 5번 교차하게 되면 디지털 LDO 동작을 멈추는 FRZ 신호가 발생하면서 스위칭 레귤레이터가 동작하게 된다. 결과적으로, 제안된 디지털 LDO는 기존의 디지털 LDO에 비해서 90ns 정착시간이 감소되었으며, 클럭 주파수가 낮아짐에 따라 정착시간의 차이는 커질 것으로 예측된다. 출력전압의 리플이 87% 감소하였다.
또한, 디지털 LDO 의 동작 유무 시점을 자체적으로 정확히 알아내는 프리즈 모드를 적용하여, 외부 커패시터의 변화에도 정착 시점을 자체적으로 인식 할 수 있도록 했다. 결과적으로, 프리즈 모드를 제공함으로써, 디지털 LDO가 동작하는 시간을 최소화하여 전력 효율을 크게 향상시킬 수 있다.
7mV 보인다. 기존의 디지털 LDO 에 비해서 최대 93% 리플이 감소됐다. 그림 9(b)는 외부 커패시터에 따른 정착시간을 보여준다.
제안된 디지털 LDO는 빠른 정착시간 및 적은 리플전압을 보여주고 있으며, 칩 면적 또한 가장 작다. 기존의 디지털 LDO는 50mV의 리플전압을 보이지만, 제안된 디지털 LDO는 3.8mV의 리플전압을 보여준다. 약, 92.
레이아웃 및 시뮬레이션 확인 결과 기존의 디지털 LDO에 비해서 약 56%의 면적이 감소하였고, 링잉 문제점이 발생하지 않는 상황에서 최대 리플 6.2mV로 안정한 출력전압 특성을 보였다. 제안된 디지털 LDO 칩은 0.
실제 테스트 결과 12mV 정도의 리플전압을 보여준다. 그림 12는 제안된 디지털 LDO의 실제 칩 사진이며 0.
제안된 디지털 LDO는 기준전압이 600mV에서 1.2V로 변화할 때, 추 안정화 시간이 2.12μs이다.
[9]번은 과도기간 동안 파워 MOSFET의 구동 전압을 제어함으로써 전하 밸런스를 조절하여 응답시간을 감소시키고, [10]번은 멀티 비트 순환 TDC(Time to digital converter)를 이용하여 응답시간을 감소시켰다. 제안된 디지털 LDO는 빠른 정착시간 및 적은 리플전압을 보여주고 있으며, 칩 면적 또한 가장 작다. 기존의 디지털 LDO는 50mV의 리플전압을 보이지만, 제안된 디지털 LDO는 3.
제안된 디지털 LDO는 요구되는 전압이 변화 할 때, 모든 스위치 어레이를 동시에 켬으로써 기존의 하나씩 스위치 어레이를 켜는 방법에 비해서 동작속도를 감소시켰다. 또한, 회로 자체적으로 디지털 LDO 와 스위칭 레귤레이터의 동작 시점을 구별하는 프리즈 모드를 적용하여 외부 커패시터 변화에도 두 회로간의 동작 여부를 구분할 수 있게 됐다.
제안된 디지털 LDO의 프리즈 모드로 인해 100nF~3μF에서 최대 6.7μs 의 정착시간을 줄일 수 있다.
기존의 디지털 LDO는 외부 커패시터에 따른 정착시작의 변화에 대응할 수 없으므로 스위칭 레귤레이터의 동작을 수행하기 위해서 불필요한 여분의 시간이 필요하다. 하지만 제안한 디지털 LDO는 출력전압이 기준전압 부근에서 자체 적으로 FRZ신호를 생성함으로써 커패시터에 변화에 관계없이 동작 시점이 일정하게 설정되어 불필요한 시간을 줄일 수 있는 큰 장점을 지닌다. 제안된 디지털 LDO의 프리즈 모드로 인해 100nF~3μF에서 최대 6.
질의응답
핵심어
질문
논문에서 추출한 답변
스위칭 레귤레이터의 장단점은 무엇인가?
디지털 LDO는 출력전압이 고속으로 생성되지만 전력 효율이 낮고 리플전압이 크게 발생하는 문제점이 있다. 한편, 스위칭 레귤레이터는 전력 효율을 높게 유지하지만 인덕터의 사용 때문에 출력전압이 빠르게 목표전압(VREF)을 쫓아가지 못하는 단점이 있다.
디지털 LDO의 장단점은 무엇인가?
그후에 출력전압이 기준전압에 도달하면, 스위칭 레귤레이터[7, 8]를 동작시켜 안정적인 전압을 높은 효율로 공급한다. 디지털 LDO는 출력전압이 고속으로 생성되지만 전력 효율이 낮고 리플전압이 크게 발생하는 문제점이 있다. 한편, 스위칭 레귤레이터는 전력 효율을 높게 유지하지만 인덕터의 사용 때문에 출력전압이 빠르게 목표전압(VREF)을 쫓아가지 못하는 단점이 있다.
필요한 전원전압을 빠르고 안정적으로 공급하는 전원 공급 장치가 필요한 이유는?
그림 1을 보면 코어 프로세서 시스템에 공급되는 전원 전압은 구동 회로의 종류에 따라서 필요한 전압 및 주파수가 달라진다. 코어 프로세서에서 구동 동작에 따라 필요한 전압이 다르기 때문에, 전원전압이 고속으로 변할 필요가 있다. 따라서, 필요한 전원전압을 빠르고 안정적으로 공급하는 전원 공급 장치가 필요하다[1, 2]
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