[논문]100% ASK 수신기를 위한 13.56MHz RFID Tag용 클럭 복원회로 설계

김지곤; 이경일; 김현식; 김재환; 김효종; 김시호

100% ASK 수신기를 위한 13.56MHz RFID Tag용 클럭 복원회로 설계
Design of Clock Recovery circuit for 13.56MHz RFID Tags with 100% ASK Receiver 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.45 no.11 = no.377, 2008년, pp.44 - 49

김지곤 (충북대학교 전기전자컴퓨터공학부) , 이경일 (충북대학교 전기전자컴퓨터공학부) , 김현식 (충북대학교 전기전자컴퓨터공학부) , 김재환 (충북대학교 전기전자컴퓨터공학부) , 김효종 (충북대학교 전기전자컴퓨터공학부) , 김시호 (충북대학교 전기전자컴퓨터공학부)

초록
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ASK 100% RF 입력신호를 이용하는 13.56MHz RFID 태그를 위한 클럭 복원회로를 제안하였다. 제안한 클럭 복원회로는, 레지스터로 조절되는 DLL을 이용하여 입력 RF 신호의 크기가 0인 구간에서도 기준 클럭 신호를 사용하지 클럭을 생성하도록 설계되었다. 제안한 회로는 TSMC 0.18um 1P6M 공정을 사용하여 설계하였으며, 제안된 회로는 DLL의 위상 잠김 시간이 6.4usec 이하이며 공급전압이 3.3V에서 43uW를 소모한다.

Abstract ▼ AI-Helper

We have proposed a clock recovery circuit for 13.56MHz RFID Tags using 100%, ASK RF input signal. The proposed clock recovery circuit generates clock pulses without reference clock by adapting register controlled DLL. The proposed circuit have designed by using a TSMC 0.18um 1P6M CMOS technology. The simulated results show that the phase locking time of the proposed circuit is about 6.4 usec and power consumption is about 43uW at supply voltage of 3.3V.

주제어

AI 본문요약
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문제 정의

입력 RF 신호가 상승 또는 하강하는 구간에서 정확하게 “1”입력에서 “0” 입력으로 변경되는 지점을 정확하게 규정하기 힘들므로 이 구간에서 클럭 주파수가 오차 범위를 넘어서거나 위상차이가 발생하여 데이터 demodulator가 오동작할 가능성이 커진다. 본 논문에서는 이러한 문제를 해결하기 위해 Register Controlled DLL구조를 기본으로 하는 100% ASK를 사용하는 RFID 태그를 위한 저전력 클럭 복원 회로를 제안하고자 한다.
본 논문에서는 종래의 Register Controlled DLL을 변형하여 13.56MHz RFID ISO 14443 A-type, 15693등의 100% ASK변조방식을 사용하는 태그의 클럭 발생기에 사용하기 적합하게 설계하였다. 설계되어진 시스템은 100% ASK 반송파 캐리어가 falling edge이전에 위상 동기를 시킴으로써 데이터 손실을 감소시켰다.
그러나 RFID 태그는 리더와의 교신 시간이 수십 msec 정도이므로 이 시간 동안만 클럭을 공급하면 되므로 기준 클럭을 사용하지 않아도 클럭의 오차가 동작 허용범위를 벗어나지 않는다. 본 연구에서는 POR 신호가 발생하고 약 10us이내에서 위상고정을 시키는 것을 목표로 하여 시스템을 설계하였다. 6비트 카운터를 이용하여 설정된 시간 이후에는 shift register를 고정시키고, RF to clock conversion 회로를 끄며 MUX에서 ring oscillator에서 생성한 클럭을 출력으로 선택하는 제어 신호를 발생하도록 설계하였다.

제안 방법

18 CMOS 공정을 사용하여 설계하였다' 그림 6은 제안하는 Register controlled DLL의 위상변화에 따른 Shift register의 결과를 나타내고 있다. 100% ASK 정현파 펄스를 RF-to-puEe 변환 회로에서 13.56MH&의 클럭 신호로 복원을 시키면 이 복원된 클럭은 기준 클럭이 되어서 피드백 클럭과 Phase Detector에서 비교를 하게 된다. 그림 6과 같이 만일 복원되어진 클럭의 위상이 Feedback 클럭 보다 빠를 경우 Phase detector에서는 그 만큼의 위상 오차를 검출하여 “SR(Shift Right)" 출력을 아dft Register에 전달한다.
본 연구에서는 POR 신호가 발생하고 약 10us이내에서 위상고정을 시키는 것을 목표로 하여 시스템을 설계하였다. 6비트 카운터를 이용하여 설정된 시간 이후에는 shift register를 고정시키고, RF to clock conversion 회로를 끄며 MUX에서 ring oscillator에서 생성한 클럭을 출력으로 선택하는 제어 신호를 발생하도록 설계하였다. 6비트 카운터의 역할은 위상고정이 완료되는 시점까지 정해진 시간 동안 카운팅을 하는 역할을 한다.
본 논문에서 제안하는 Shift Register는 그림 4 (b) 와같이 Mux의 Si인 Shift Right에 신호가 입력이 되면 전체 시스템의 루프가 forward방향으로 루프를 돌게 되어 Delay Line의 길이가 길어지고, &)인 Shift left에 신호가 입력이 되면 전체 시스템의 루프가 반대 방향으로 루프를 돌게 되어 Delay Line의 길이가 짧아진다. 또한 So , Si가 전부 선택되어지지 않은 상태는 위상고정 상태이기 forward, Reverse동작을 하지 않는 상태가 되므로 Delay Linee 적절한 길이를 갖는 이전 상태를 계속 가지고 있으므로 일정한 클럭을 생성시킬 수 있게 된다.
6비트 카운터의 역할은 위상고정이 완료되는 시점까지 정해진 시간 동안 카운팅을 하는 역할을 한다. 본 논문에서는 우선 위상고정이 되는 시간을 시뮬레이션을 통하여 파악하고, 그 시간 보다 충분한 여유를 두어서 6비트 카운터 가 DLL 의 위상 고정 신호를 발생하도록 카운터의 값을 설정하도록 하였다.

성능/효과

시뮬레이션 결과를 나타내고 있다. 동작 검증을 위해 초기 Feedback clock의 delay를 약 35ns로 주고 Feedback clock이 복원된 클럭보다 느릴 경우 결과를 확인하였다. Feedback clock。] 복원된 클럭보다 느리므로 Phase detector의 출력은 Shift Right 출력을 내보낸다.
본 논문에서 제안하는 Delay Line의 방식은 그림 5와 같이 인버터와 인버터 사이에 5개의 저항과 캐패시터를삽입하여 Shift Right 신호 입력시 선택되어지는 Bit 수가 많아지므로 日의 값은 커지게 되고 RC Delay time, 즉 시정수에 의해 13.56MHz 5%오차이내에서 주파수는 빨라지게 된다. 반대로 Shift Left신호 입력시 선택되어지는 Bit수가 적어지므로 R의 값은 감소하고 13.
또한 위상 동기가 이루어진 후에는 RF to pulse clock 변환 회로의전원을 끔으로써 불필요한 전력소모를 최소화했다. 시뮬레이션 결과에서는 제안된 회로의 위상 고정시간이 6.4usec로써 lOusec이내에 시스템의 위상고정시간을 목표로 했던것에 약 3.6usec의 마진을 가지고 있으며 RF 신호가 입력된 이후에 첫 번째 RF 입력 신호의 크기가 0으로 떨어지기 이전에 안정된 클럭 신호를 발생시킬 수 있음을 확인하였다.
6 usee의 여유시간을 가지므로 온도 변화, 전압 변화등의 외부 조건의 변화에 대해서도 DLL이 위상 고정될 때까지 안정된클럭 신호를 출력할 때까지 여유 시간을 확보할 수 있다. 전체회로의 시뮬레이션 결과를 살펴보면, 제안된 회로의 전력 소비는 3.3V 공급전압에서 약 45uW이다.

참고문헌 (7)

Liu Dong-Sheng, Zou Xue-Cheng, Zhang Fan, and Deng Min "New design of EEPROM memory for RFID Tag IC" IEEE Circuits and Devices Magazine, Nov.2006, pp53-59
KS X ISO/IEC 15693-1, Mar. 2003
M. G. Johnson and E. L. Hudson. " A Variable Delay Line PLL for CPU-Coprocessor Synchronization", IEEE J. Solid-State Circuits, Vol. SC-23, No5, pp1218-1223., Oct.1988
Seung-Jun Bae, Hyung-Joon Chi, Young-Soo Sohn, and Hong-june Park " A VCDL-Based 60-760MHz Dual-Loop DLL with Infinite Phase-Shift Capability and Adaptive-Bandwidth Scheme," IEEE Journal of Solid-State Circuits Vol.40, No.5, May.2005

상세보기
Su Ju Lee, Won Young Lee, and S. S. Byeon, H. R. Hyeon, and B. D. Yang, Y. S. Kim " A Design of Clock recovery generator for ISO 14443 type A", Proceedings of The 15th Korean Conference on Semiconductors, Feb.2008, pp930-931
ISO/IEC FDIS 15693-2, www.afnor.fr, Mar.2000
You-Jen Wang, Shao-ku Kao, and Shen-Iuan Liu "All-digital Delay-Locked Loop / Pulsewidth-Control Loop With Adjustable Duty Cycles", IEEE Journal of Solid-State Circuits Vol.41, No.6, JUNE.2006

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