본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.
본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.
In this paper, the dependence of electrical characteristics of Silicon-$Al_2O_3$-Nitride-Oxide-Silicon (SANOS) memory cell transistors and program/erase (P/E) speed, reliability of memory device on interface trap between Si substrate and tunneling oxide and bulk trap in nitride layer were...
In this paper, the dependence of electrical characteristics of Silicon-$Al_2O_3$-Nitride-Oxide-Silicon (SANOS) memory cell transistors and program/erase (P/E) speed, reliability of memory device on interface trap between Si substrate and tunneling oxide and bulk trap in nitride layer were investigated using charge pumping method which has advantage of simple and versatile technique. We analyzed different SANOS memory devices that were fabricated by the identical processing in a single lot except the deposition method of the charge trapping layer, nitride. In the case of P/E speed, it was shown that P/E speed is slower in the SANOS cell transistors with larger capture cross section and interface trap density by charge blocking effect, which is confirmed by simulation results. However, the data retention characteristics show much less dependence on interface trap. The data retention was deteriorated as increasing P/E cycling number but not coincides with interface trap increasing tendency. This result once again confirmed that interface trap independence on data retention. And the result on different program method shows that HCI program method more degraded by locally trapping. So, we know as a result of experiment that analysis the SANOS Flash memory characteristic using charge pumping method reflect the device performance related to interface and bulk trap.
In this paper, the dependence of electrical characteristics of Silicon-$Al_2O_3$-Nitride-Oxide-Silicon (SANOS) memory cell transistors and program/erase (P/E) speed, reliability of memory device on interface trap between Si substrate and tunneling oxide and bulk trap in nitride layer were investigated using charge pumping method which has advantage of simple and versatile technique. We analyzed different SANOS memory devices that were fabricated by the identical processing in a single lot except the deposition method of the charge trapping layer, nitride. In the case of P/E speed, it was shown that P/E speed is slower in the SANOS cell transistors with larger capture cross section and interface trap density by charge blocking effect, which is confirmed by simulation results. However, the data retention characteristics show much less dependence on interface trap. The data retention was deteriorated as increasing P/E cycling number but not coincides with interface trap increasing tendency. This result once again confirmed that interface trap independence on data retention. And the result on different program method shows that HCI program method more degraded by locally trapping. So, we know as a result of experiment that analysis the SANOS Flash memory characteristic using charge pumping method reflect the device performance related to interface and bulk trap.
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문제 정의
본 논문에서는 다른 트랩 특성을 갖는 SANOS Flash memory transistor에 전하 펌프 방법을 적용하여 Silicon 기판/Tunneling Oxide 계면 및 질화막에 존재하는 트랩을 분리하여 추출하였으며 이를 토대로 각 트랩이 P/E speed, Data Retention 및 신뢰성 (Endurance)과 같은 메모리 동작 특성에 미치는 영향을 파악하였다.
제안 방법
제작된 소자의 전기적 특성측정은 반도체 분석기 (Agilent 415笊)를 통해 이루어졌다. 또한 기판과 tunnel oxide 계면에 존재하는 계면 트랩 밀도(Nit)와 capture cross section 및 질화 막 트랩을 추출하기 위해 전하 펌프 방법을 이용하였으며 이를 위해Agilent 41501B를 통해 게이트에 펄스를 인가하였다.
또한 전하 펌프 방법을 이용하여 SiHcon/tunnel oxide 계면 트랩 밀도 (NitX 추출하였으며 이와 함께 게이트 펄스의 Tr/Tf (rising time/falling time)을 변경시키면서 계면 트랩의 capture cross section (o)을 추출하였고, 과정과 결과를 그림 4, 5에 나타내었다. 이상의 결과를 정리하면 표 1과 같다.
본 논문에서는 Charge Trapping Layer인 :질화 막이 다른 SANOS 소자에 Charge Pumping Method를 적용하여 Silicon기판/Tunneling Oxide 계면 및 질화 막에 존재하는 트랩 특성을 주줄하고 이를 소자 특성 및 신뢰성과 상관 분석하였다. 질화막 증착 방법이 다른 경우에도 계면 트랩 밀도와 capture cros옸 section의 차이가 크게 나타나고 있으며 추출된 계면 트랩의 경우 이미 알려진 바와 같이 전자이동도, 문턱전압, subthreshod slop, leakage current 등의 트랜지스터의 기본 전기적 특성과 깊은 상관 관계를 보임을 확인하였다.
받지 않다는 것을 의미한다. 소자의 retention 특성 차이를 설명하기 위해서 질화막 트랩 핑 층에 존재하는 트랩 평가가 필요하였으며 이를 위해 기존의 전하 펌프 방법을mod西 한 새로운Rawing Amplitude Multi-FT沖ency Charge Pumping Technique을 제안하였다. 측정 결과 계면 트랩이 낮았던 Split 1 group이 tunneling oxide와 질화막 계면에 captwe cross action 이 보다 크면서 트랩 밀도가 훨씬 더 작은 트랩 특성을 보여주고 있었다回 프로그램 방식에 따라서는 두 group 모두 HCI 프로그램의 경우가 FN 방법 보다 △Vth 변화가 심하게 나타나고 있다.
이러한 charge blocking 효과를 확인하기 위해 Simulation을 통해 계면에서의 전하밀도를 조절하면서 Program 시간에 따른 Vth의 변화를 관찰하였으며 결과는 그림 7과 같다.
그림 1은 본 논문에 사용된 SANOS Flash memory 소자의 단면도 및 각 layer의 두께를 나타낸다. 제작된 소자의 전기적 특성측정은 반도체 분석기 (Agilent 415笊)를 통해 이루어졌다. 또한 기판과 tunnel oxide 계면에 존재하는 계면 트랩 밀도(Nit)와 capture cross section 및 질화 막 트랩을 추출하기 위해 전하 펌프 방법을 이용하였으며 이를 위해Agilent 41501B를 통해 게이트에 펄스를 인가하였다.
대상 데이터
본 논문에서 사용된 N-channel SANOS 소자의 구조는 control gate와 Silicon-substrate 사이에 句众-Nitride-Oxide (ONO)의 적층 구조로 제작되었으며, 트랩 특성이 다른 소자들이 보이는 전기적 특성과 신뢰성을 분석하기 위해 질화막 형성 조건을 달리하여 이를 Split 1, Split 2로 정의하였다. 그림 1은 본 논문에 사용된 SANOS Flash memory 소자의 단면도 및 각 layer의 두께를 나타낸다.
이론/모형
5V에서의 드레인 전류가 lpA 지점의 전압 값으로 정의 하였다. 또한 계면 트랩 밀도가 P/E sp此에 미치는 영향을 검증하기 위해 Synopsys TCAD Simulator.를 이용하였으며 계면 트랩 밀도에 따른 Vth변화가 L2V인 Program 栓을 추출하였다.
메모리 특성 평가 시 P/E 방법은 그림 2와 같이 Fowler-Nordheim(FN) 과 Hot carrier injection(HCI) 를모두 적용하였으며 FN 전압 조건은 Vg/Vi/VsM = II이/0/0/0V 이며 HCI 조건은 Vg/VWs/Vb = I12I/5/0/0V 이다. FNe channel 의 hot-electron들이 inversion layer로부터 높은 field가 걸린 gate dielstric 쪽으로 injection 되는 방식으로 NAND Flash memoiy 구조에서 주로 사용되는 프로그램 방식이며 HCI는 channel의 drain 부근에서 etectron들이 oxide 로 injectiori되는 것으로 Multi-bit memory에서 적용되는 방식이다.
성능/효과
따라서 FRE cycling 후의 data retention 특성의 열화는 계면 트랩 밀도 변화보다는 질화막 충 자체 특성의 열화에 의해 더 크게 영향을 받고 있는 것으로 판단된다. 이는 Pryor RW 에 의해, 높은 여ectric field> 가지는 P/E eye腿의 반복 과정에서 전자나 홀이 질화 막 층에 트랩 핑 (trapping)되었다가 다트랩 핑 (detrapping)하는 과정 중에 질화막 층으로 주입된 전하들은 미세한 bond structure의 변화를 야기 하고 질화 막 층의 트랩 사이에 있는 condiictioir을 증가 시킬 수 있기 때문에 data retention 특성의 열화가 발생된다고 보고한 바와 같이 계면 트랩과는 큰 영향이 없다는 것으로 판단된다m
메모리 특성의 경우, 계면 트랩 밀도가 클수록 P/E sged가 감소하였으며 Simulatione 동일한 결과를 보였다. 반면 data retention 특성의 경우 계면 트랩보다는 질화 막에 존재하는 트랩의 밀도와captuiE cross section 의 영향을 크게 받는 것으로 나타났다. 신뢰성의 경우도 유사하여 결국 data retention, endurance 특성은 Si/Si以 계면보다 질화막의 특성에 영향을 크게 받는다는 것을 CPM을 통해 알 수 있었다.
반면 data retention 특성의 경우 계면 트랩보다는 질화 막에 존재하는 트랩의 밀도와captuiE cross section 의 영향을 크게 받는 것으로 나타났다. 신뢰성의 경우도 유사하여 결국 data retention, endurance 특성은 Si/Si以 계면보다 질화막의 특성에 영향을 크게 받는다는 것을 CPM을 통해 알 수 있었다.
상관 분석하였다. 질화막 증착 방법이 다른 경우에도 계면 트랩 밀도와 capture cros옸 section의 차이가 크게 나타나고 있으며 추출된 계면 트랩의 경우 이미 알려진 바와 같이 전자이동도, 문턱전압, subthreshod slop, leakage current 등의 트랜지스터의 기본 전기적 특성과 깊은 상관 관계를 보임을 확인하였다. 메모리 특성의 경우, 계면 트랩 밀도가 클수록 P/E sged가 감소하였으며 Simulatione 동일한 결과를 보였다.
참고문헌 (12)
Jeong-Hyong Yi; Jin-Hong Ahn Hyungeheol Shin; Young-June Park; Hong Shick Min, 'Device degradation model for stacked-ONO gate structure with using SANOS and MOS transistors', Reliability Physics Symposium, 2005. Proceedings. 43rd Annual. 2005 IEEE International
Jeong-Hyong Yi; Jin-Hong Ahn; Hyungeheol Shin; Young-June Park; Hong Shick Min, 'Device degradation model for stacked-ONO gate structure with using SANOS and MOS transistors', Reliability Physics Symposium, 2005. Proceedings. 43rd Annual. 2005 IEEE International
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