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문제 정의
- 이 논문에서는 프리앰블 신호를 이용한 반송파 주파수 옵셋의 추정 및 보상 블록에 대한 저전력 구조를 제안하였다. 기존 방식들은 Vector CORDIC을 이용하여 위상을 추정한 후에 그 결과 값을 이용하여 다시 Rotation CORDIC을 사용하여 보상 값을 구하는 방식이다.
- 이 논문에서는 한 개의 CORDIC으로 주파수 옵셋을추정하고 보상하는 저전력 구조를 제안한다. II 절에서는 주파수 옵셋 동기화 알고리즘을 기술하고 이 절에서는 기존의 방식들을 살펴본다.
제안 방법
- II 절에서는 주파수 옵셋 동기화 알고리즘을 기술하고 이 절에서는 기존의 방식들을 살펴본다. IV절에서 제안방식의 알고리즘을 기술하고 V절에서 구현을 통해 저전력 구현 방식임을 보인다.
- 5V 공정을 사용하였고, 셀 라이브러리는 hsm222a_boc를 사용하였다. 각 구조 마다 동일한 제한조건 적용하여 구조검증을 공정하게 진행하였으며, 각각의 구조의 합성결과에 대한 Area_Report를 살펴보도록 한다.
- 소수 13비트로 구성하였다. 각각의 구조들은 고정소수점 방식으로 C 코딩을 통하여 구조를 검증하였다.
- 거쳐 얻어진。값을 회전방향 계산부와 Rotation 모드에 입력하여 최종적으로 cos, sin값을 얻도록 하였다. 게이트 딜레이를 고려하여 최종 출력까지 총 2 clock이 걸리도록 Vector 모드와 Rotation 모드를 개별모듈로 설계하였다.
- 게이트 딜레이를 고려하여 최종 출력까지 총 2 clock이 걸리도록 Vector 모드와 Rotation 모드를 개별모듈로 설계하였다. 그림 3을 구현할 때 각각의 제어 신호가 high일 때 동작하도록 제어하여 설계하였다.
- 제안 구조는 한 개의 CORDIC 하드웨어와 나눗셈기를 사용하여 저전력 구조로 구현하였다. 다음 절에서 CORDIC을 이용하여 주파수 옵셋을 추정 및 보상해주는 기존의 두 가지 구조를 먼저 살펴본다.
- 이와 같은 방법으로 각각을 RTL 코딩하였고 Function Simulation으로 출력 값을 확인하였다. 다음 절에서는 완성된 RTL코드로 Synthesis와 Pre-Simulation을 통하여 Front-end 칩 구현을 진행한다.
- 먼저 Synopsys Design Compiler 합성 Tool을 사용하여 각각의 구조를 합성하여 구조에 대한 면적을 비교해 보기로 한다. 합성을 위한 Frond-end 과정에서는 매그나칩 0.
- 우리는 이 논문에서 그림 1의 블록도에서 추정부와보상부에 대한 저전력 구조를 제안한다. 제안 구조는 한 개의 CORDIC 하드웨어와 나눗셈기를 사용하여 저전력 구조로 구현하였다.
- 이 절에서는 제안구조와 기존 구조들을 HDL로 시뮬레이션하여 동작을 검증하기로 한다. 이 절에서 시뮬레이션 할 구조들의 세부 사양은 다음 표 4와 같다.
- 이 절에서는 지난 절에서 시뮬레이션한 세 구조들에 대하여 Front-end 칩 구현을 진행하였다. 먼저 Synopsys Design Compiler 합성 Tool을 사용하여 각각의 구조를 합성하여 구조에 대한 면적을 비교해 보기로 한다.
- 두 번째 방식은 병렬 CORDIC 방식으로 회전하는 횟수만큼의 CORDIC 하드웨어가 필요하나 1 클럭에 연산이 완료되는 고속 구조이다. 제안 구조는 그림 6의 CORDIC 블록을 고속으로 연산하기 위하여 병렬 CORDIC 구조로 설계하였으며 세부구조는 다음과 같이 16개의 CORDIC으로 동작하도록 설계하였다.
- 대한 저전력 구조를 제안한다. 제안 구조는 한 개의 CORDIC 하드웨어와 나눗셈기를 사용하여 저전력 구조로 구현하였다. 다음 절에서 CORDIC을 이용하여 주파수 옵셋을 추정 및 보상해주는 기존의 두 가지 구조를 먼저 살펴본다.
- 기존 방식들은 Vector CORDIC을 이용하여 위상을 추정한 후에 그 결과 값을 이용하여 다시 Rotation CORDIC을 사용하여 보상 값을 구하는 방식이다. 제안구조는 Vector CORDIC 1개와 나눗셈 연산을 사용하여 저전력 옵셋 추정 및 보상 구조를 얻을 수 있었다. 즉, Vector CORDIC 모드가 수행되면 추정위상 각 뿐 아니라 보상해야할 비율이 계산되므로 이를 이용하여 바로 원래의 벡터로부터 보상 값을 바로 구하는 방식을 제안하였다.
- 제안구조는 그림 7과 같이 16 스텝의 정세도를 갖는 OORDIC으로 구성하였으며 1 클럭에 동작하도록 설계하였다. 즉, (1.
- 블록으로 나누어 구현하였다. 제안구조의 시뮬레이션에서는 2 클럭 동안에 연산이 되도록 조합 논리회로로 구현하였다. 나눗셈기는 한 번에 하나의 출력을 내도록 cos。와 s/湖를 구하는데 각각 1 클럭을 사용하였다.
- 제안된 CORDIC 알고리즘은 추정 및 보상 연산에 Vector 모드 한개의 CORDIC 하드웨어만을 사용한다.
- 제안구조는 Vector CORDIC 1개와 나눗셈 연산을 사용하여 저전력 옵셋 추정 및 보상 구조를 얻을 수 있었다. 즉, Vector CORDIC 모드가 수행되면 추정위상 각 뿐 아니라 보상해야할 비율이 계산되므로 이를 이용하여 바로 원래의 벡터로부터 보상 값을 바로 구하는 방식을 제안하였다. Front-end 구현을 통하여 제안구조는 기존구조 보다 22.
- 나눗셈기는 한 번에 하나의 출력을 내도록 cos。와 s/湖를 구하는데 각각 1 클럭을 사용하였다. 지금까지 기존구조 및 제안구조에 대한 시뮬레이션 하드웨어 구조를 살펴보았다. 이와 같은 방법으로 각각을 RTL 코딩하였고 Function Simulation으로 출력 값을 확인하였다.
- 된다. 최종 출력까지 Vector 모드에 1 클러 Rotation 모드에 1 클럭을 사용하여 2 클럭에 완료되도록 시뮬레이션하였다.
대상 데이터
- 이 절의 시뮬레이션의 각각의 구조의 입력 값들은 16 비트의 정세도를 사용하였으며, 부호 1비트, 정수 2비트, 소수 13비트로 구성하였다. 각각의 구조들은 고정소수점 방식으로 C 코딩을 통하여 구조를 검증하였다.
데이터처리
- 각 구조의 Pre-Simulation을 위하여 netlist와 SDC, SDF 파일을 write하여 PrimeTime(Synopsys)을 이용하여 각 구조에 대한 타이밍을 검증하였고 Formality (Synopsys)를 사용하여 function을 검증하였다. 표 8에서 보듯이 제안구조는 기존구조 1과 비교하여 46.
- 지금까지 기존구조 및 제안구조에 대한 시뮬레이션 하드웨어 구조를 살펴보았다. 이와 같은 방법으로 각각을 RTL 코딩하였고 Function Simulation으로 출력 값을 확인하였다. 다음 절에서는 완성된 RTL코드로 Synthesis와 Pre-Simulation을 통하여 Front-end 칩 구현을 진행한다.
이론/모형
- 3. Conventioal frequency offset estimation and compensation block diagram using CORDIC algorithm.
- 2. Conveontional estimation and compensation principle using CORDIC algorithm.
- 즉, 이 방식은 CP로 복사된 OFDM 심볼의 마지막 부분과 CP간의 상관관계를 이용하여 주파수 옵셋을 추정하게 된다.⑷ 이 논문에서는 CP방식이 아닌 ZP(zero prefix) 방식으로서 보호 구간에 신호를 모두 0으로 송신하는 DA방식을 사용한다. IEEE 802.
성능/효과
- 1%의 면적이 감소됨을 알 수 있었다. Front-end 구현을 통하여 제안구조가 저전력으로 구현될 수 있음을 검증하였다.
- 즉, Vector CORDIC 모드가 수행되면 추정위상 각 뿐 아니라 보상해야할 비율이 계산되므로 이를 이용하여 바로 원래의 벡터로부터 보상 값을 바로 구하는 방식을 제안하였다. Front-end 구현을 통하여 제안구조는 기존구조 보다 22.1%의 면적이 감소됨을보였다.
- 사용하여 function을 검증하였다. 표 8에서 보듯이 제안구조는 기존구조 1과 비교하여 46.8%의 면적이 감소되었고 기존구조 2와 비교하면 22.1%의 면적이 감소됨을 알 수 있었다. Front-end 구현을 통하여 제안구조가 저전력으로 구현될 수 있음을 검증하였다.
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