[논문]CORDIC을 이용한 도플러 불변 저전력 BFSK 수신기의 FPGA구현

변건식

doi:10.6109/jkiice.2008.12.8.1488

CORDIC을 이용한 도플러 불변 저전력 BFSK 수신기의 FPGA구현
FPGA Implementation of Doppler Invarient Low Power BFSK Receiver Using CORDIC 원문보기

한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, v.12 no.8, 2008년, pp.1488 - 1494

변건식 (동아대학교 전자공학과)

초록
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본 논문은 대역폭에 제약을 받지 않는 우주 통신용에 사용할 목적으로 도플러에 강인한 저 전력 비동기 FSK 수신기를 FPGA로 구현한 논문이다. 사용한 비동기 FSK 수신기는 심볼 검출을 하기 위해 16점 FFT를 이용하며 데이터의 주 속도는 10kbps이고 도플러에 강인하고 전력 효율과 신뢰성을 얻기 위해 디지털 회로로 설계된다. 또한 CORDIC 알고리듬을 이용하여 FFT 연산 시 사용되는 복소 승산을 가산기 및 천이기로 대체하여 저전력화 하였다. 설계 시스템의 검증을 하기 위해 먼저 Simulink로 시뮬레이션 하여 성능을 확인하고Xilinx사의 System Generator를 이용하여 FPGA 구현하여 성능을 비교 검증하였다. 결과적으로 Simulink 결과와 FPGA 구현 결과가 표6과 표7에 의해 잘 일치함을 확인하였다.

Abstract ▼ AI-Helper

This paper is to design and implement a low power noncoherent BFSK receiver intended for future deep space communication using Xilinx System generator. The receiver incorporates a 16 point Fast Fourier Transform(FFT) for symbol detection. The design units of the receiver are digital design for better efficiency and reliability. The receiver functions on one bit data processing and supports main data rate 10kbps. In addition CORDIC algorithm is used for avoiding complex multiplications while computing FFT and multiplication of twiddle factor for low power is substituted by rotators. The design and simulation of the receiver is carried out in Simulink then the Simulink model is translated to the hardware model to implement FPGA using Xilinx System Generator and to verify performance.

주제어

AI 본문요약
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문제 정의

일반적으로 동기 검출은 BER 성능이 우수한 반면 설계가 복잡하고 소비 전력이 많으며, 비동기 검출eBER성능은 떨어지지만 설계가 간단하고, 전력 소비가 작아 소비 전력이 문제가 될 때는 비동기 검출이 유리하다. 따라서 본 논문에서는 저전력을 목적으로 하고 있기 때문에 비동기 검출을 사용하기 로 하였다.

제안 방법

설계된 수신기를 바탕으로 수신 기 를 FPGA로 구현하기 위해 Xilinx의 System Gmerator를 사용하여 모델 기반으로 변환한다. 그 후 변환된 하드웨 어 모델은 Xilinx Spartan-3 FTCA로 합성, 구현되어 시스템 성능을 확인한다.
그러나 FFT 에서도 승산을수행하여야 함으로서 전력 소비를 줄일 수 없어 저전력화에 문제가 발생한다. 따라서본 논문에서는 CORDIC 알고리듬을 이용하여 승산을위상 회전으로 대체하였다.
도플러에 강인하기 위해 16점 FFT 검출기를 구현하였고, ±10kHz까지의 도플러 천이에 대해서 정상적 인 통신을 할 수 있음을 확인하였다. 또한 System Generator 를 이용하여 FPGA 구현을 하였으며 성능을 검증하였다. 또한 Timing Analyzer 를 이용하여 최대 동작주파수는 118.
도플러에 강인한 비동기 FSK 수신기 구조는 Grayver가 제안하였으몌 1], 저전력을 하기 위한FFT 검출 기술은 Bertazzoni 등이 제안하였다[2]. 본 논문은 비동기 FSK 수신기 설계에 Grayver 구조를 이용하였으며, 심볼 검출을 하기 위한FFT 검출기 설계에 CORDIC 알고리듬을 사용하여 승산기를 천이기와 가산기로 대체함으로서 전력 소비를 감소하였다[3, 4].
성능이 얻어짐을 확인한다. 설계된 수신기를 바탕으로 수신 기 를 FPGA로 구현하기 위해 Xilinx의 System Gmerator를 사용하여 모델 기반으로 변환한다. 그 후 변환된 하드웨 어 모델은 Xilinx Spartan-3 FTCA로 합성, 구현되어 시스템 성능을 확인한다.
우주 통신에 적용할 도플러에 강인한 저전력 BFSK 수신기를 설계하고 시뮬레이션하였다. 도플러에 강인하기 위해 16점 FFT 검출기를 구현하였고, ±10kHz까지의 도플러 천이에 대해서 정상적 인 통신을 할 수 있음을 확인하였다.

대상 데이터

그림 10은 BFSK 수신기의 resource 사용량을 검증한 결과이다. 2, 373개의 Slice를 사용하였으며 총 gate count는 54, 428 개임을 확인할 수 있다.
BFSK 를 구성하기 위해 사용한 캐리어 주파수는 437.1MHz, 437.12MHz를 사용하였다. 수신기는 1 비트 A/D 변환기와 같은 기능을 하는 sign 블록이며, 샘플링율 1.

데이터처리

설계된 하드웨어 모델이 target device에서 동일하게동작하는지 확인하기 위해 Hardware Co-simulation을 수행하였으며 그 모델은 그림 8과 같다.

이론/모형

Resource Estimatione 설계한 모델의 로직 량을 사용했는지 알아보기 위한 것으로 Xilinx ISE의 Map Report 를 이용한다. FPGA에서 맵 과정을 거치게 되면 유저가 작성한 모든 로직은 FPGA 내부에 있는 기본유닛(10, LUT, DFF, MEMORY, Multiplier.

성능/효과

또한도플러 주파수 천이에 대한 수신기의 성능을 평가하기 위한 조건은표 5와 같으며, 표6과 표 7은 시뮬레 이 션 결과이다. 결과적으로±1아施의 도플러 천이에 대해 만족스럽게 동작함을 확인할 수 있다.
설계하고 시뮬레이션하였다. 도플러에 강인하기 위해 16점 FFT 검출기를 구현하였고, ±10kHz까지의 도플러 천이에 대해서 정상적 인 통신을 할 수 있음을 확인하였다. 또한 System Generator 를 이용하여 FPGA 구현을 하였으며 성능을 검증하였다.
또한 System Generator 를 이용하여 FPGA 구현을 하였으며 성능을 검증하였다. 또한 Timing Analyzer 를 이용하여 최대 동작주파수는 118.653MHz임을 확인하였고, ISE를 이용하여 Resource를 추정하여 성능을 검증하였다.
시스템을 구성하기 위해 먼저 Simulink로 비동기 FSK 송수신기를 설계하고 송신 신호에 부가 잡음과 도플러 천이를 추가하였으며, 10kbps, 1kbps, 100bps의 데이터 속도에서 비트 오율과 도플러 천이를 실험하여 원하는 성능이 얻어짐을 확인한다. 설계된 수신기를 바탕으로 수신 기 를 FPGA로 구현하기 위해 Xilinx의 System Gmerator를 사용하여 모델 기반으로 변환한다.

참고문헌 (4)

E.Grayver and B.daneshrad, "A low power all digital FSK receiver for space applications", IEEE Trans. Communications, Vol.49, Issue : 5, pp.911-921, May 2001

상세보기
S.Bertazzoni et al, "16-point high speed FFT for OFDM modulation", Proceedings of the 1998 IEEE Inter. symposium on Circuits and system, Vol.5, 31, pp. 210-212, May-3 June 1998
E.Grayver and B.daneshrad, "VLSI implementation of a 100uW multirate FSK receiver", IEEE J. SolidState Circuits, Vol.36 Issue : 11, pp. 1821-1828, Nov. 2001

상세보기
M. Kuhlmann, K. K. Parhi, "A High-Speed CORDIC algorithm and Architecture for DSP Applications," in proc. of the 1999 Asilomar Conference on Signal , Systems and Computers, pacific Grove, ca, oct, 1999

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