[논문]Cu pillar 범프의 Cu-Sn-Cu 샌드위치 접속구조를 이용한 플립칩 공정

최정열; 오태성

Cu pillar 범프의 Cu-Sn-Cu 샌드위치 접속구조를 이용한 플립칩 공정
Flip Chip Process by Using the Cu-Sn-Cu Sandwich Joint Structure of the Cu Pillar Bumps 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.16 no.4, 2009년, pp.9 - 15

초록
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Cu pillar 범프를 사용한 플립칩 기술은 솔더범프를 사용한 플립칩 공정에 비해 칩과 기판 사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하다는 장점이 있다. Cu pillar 범프를 사용한 플립칩 공정은 미세피치화와 더불어 기생 캐패시턴스를 억제하기 위해 칩과 기판 사이에 큰 거리가 요구되는 RF 패키지에서도 유용한 칩 접속공정이다. 본 연구에서는 Sn 캡을 형성한 Cu pillar 범프와 Sn 캡이 없는 Cu pillar 범프를 전기도금으로 형성한 후 플립칩 접속하여 Cu-Sn-Cu 샌드위치 접속구조를 형성하였다. Cu pillar 범프 상에 Sn 캡의 높이를 변화시키며 전기도금한 후, Sn 캡의 높이에 따른 Cu-Sn-Cu 샌드위치 접속구조의 접속저항과 칩 전단하중을 분석하였다. 직경 $25\;{\mu}m$, 높이 $20\;{\mu}m$인 Cu pillar 범프들을 사용하여 형성한 Cu-Sn-Cu 샌드위치 접속구조에서 $10{\sim}25\;{\mu}m$ 범위의 Sn 캡 높이에 무관하게 칩과 기판 사이의 거리는 $44\;{\mu}m$으로 유지되었으며, 접속부당 $14\;m{\Omega}$의 평균 접속저항을 나타내었다.

Abstract ▼ AI-Helper

Compared to the flip-chip process using solder bumps, Cu pillar bump technology can accomplish much finer pitch without compromising stand-off height. Flip-chip process with Cu pillar bumps can also be utilized in radio-frequency packages where large gap between a chip and a substrate as well as fine pitch interconnection is required. In this study, Cu pillars with and without Sn caps were electrodeposited and flip-chip-bonded together to form the Cu-Sn-Cu sandwiched joints. Contact resistances and die shear forces of the Cu-Sn-Cu sandwiched joints were evaluated with variation of the height of the Sn cap electrodeposited on the Cu pillar bump. The Cu-Sn-Cu sandwiched joints, formed with Cu pillar bumps of $25-{\mu}m$ diameter and $20-{\mu}m$ height, exhibited the gap distance of $44{\mu}m$ between the chip and the substrate and the average contact resistance of $14\;m{\Omega}$/bump without depending on the Sn cap height between 10 to $25\;{\mu}m$.

주제어

AI 본문요약
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문제 정의

본 연구에서는 Fig. 2의 개념도에 나타낸 것과 같은 CuSn-Cu 샌드위치 접속구조를 이용한 플립칩 공정에 대해 연구하였다. Sn 캡이 형성되어 있는 Cu pillar 범프와 Sn 캡이 없는 Cu pillar 범프를 전기도금법으로 형성한 후, 이들을 플립칩 본딩함으로써 Fig.

가설 설정

본 연구에서는 직류 모드를 사용하여 Sn 캡을 도금하였는데, 펄스모드를 사용하여 Sn 캡의 도금함으로써 표면 거칠기를 감소시킬수 있다.¹⁶⁾ 펄스모드를 사용한 Sn 도금에서 표면 거칠기의 감소는 Sn 도금막 부근의 도금액에 형성되어 있던 확산 이중층이 펄스 모드의 off-time 기간 중에 소멸하며 핵 생성이 용이하게 발생하여 결정립이 미세화 되는데 기인한다.^17,18) Sn 캡의 표면 평탄도와 coplanarity를 향상시킬수 있는 방안으로는 포토레지스트 패턴을 제거하지 않은 상태에서 Sn 캡의 표면을 연마한 후, 포토레지스트 패턴을 제거하는 방법을 사용하는 것이 가능하다.

제안 방법

(1) 칩에는 Sn 캡이 형성된 Cu pillar 범프를 전기도금 하고 기판에는 Cu pillar 범프를 전기도금한 후 이들을 플립칩 본딩하여 Cu-Sn-Cu 샌드위치 접속구조를 형성함으로써, 칩과 기판 사이의 간격을 감소시키지 않으면서도 미세피치화가 가능한 플립칩 공정을 수립하였다.
^17,18) Sn 캡의 표면 평탄도와 coplanarity를 향상시킬수 있는 방안으로는 포토레지스트 패턴을 제거하지 않은 상태에서 Sn 캡의 표면을 연마한 후, 포토레지스트 패턴을 제거하는 방법을 사용하는 것이 가능하다.¹⁶⁾ 그러나 Cu-Sn-Cu 샌드위치 접속부의 형성공정은 Fig. 2의 모식도와 같이 Sn 캡을 용융하여 이루어지기 때문에 Sn 캡의 표면 거칠기가 접속부의 건전성에 큰 영향을 미치지 않을 것을 판단하여 Sn 캡의 표면을 기계적 연마하지 않은 상태로 플립칩 시편의 제작에 사용하였다.
Cu pillar 범프들이 전기도금된 칩 시편을 포토레지스트 패턴을 제거하지 않고 세척한 후, 상용 Sn 도금액에 장입하고 10 mA/cm2의 전류밀도를 인가하여 Cu pillar 범프 위에 5~25 µm 범위에서 높이를 변화시키며 Sn 캡을 전기도금하고 포토레지스트 패턴을 제거함으로써 칩 시편을 제작하였다.
전기도금한 Sn 범프의 높이에 따른 Cu-Sn-Cu 샌드위치 접속부의 미세구조를 주사전자현미경 (SEM)으로 관찰하였다. Cu-Sn-Cu 샌드위치 접속부로 구성된 daisy chain 시편에 대해 접속 부의 개수에 따른 저항을 four point probe로 측정하여 CuSn-Cu 샌드위치 접속부의 접속저항을 분석하였다. 칩 전단시험을 이용하여 Cu-Sn-Cu 샌드위치 접속부의 전단하 중을 측정하였다.
Sn 캡이 형성되어 있는 Cu pillar 범프들로 구성된 칩 시편을 제작하기 위해 p형 Si 웨이퍼에 접착층으로서 0.1 µm의 Ti을 DC 마그네트론 스퍼터링법으로 스퍼터 증착 후, 그 위에 범프 접속저항 측정을 위한 배선층으로 2 µm 두께의 Cu 를 스퍼터 증착하여 Ti/Cu metallization을 형성하였다.
2의 개념도에 나타낸 것과 같은 CuSn-Cu 샌드위치 접속구조를 이용한 플립칩 공정에 대해 연구하였다. Sn 캡이 형성되어 있는 Cu pillar 범프와 Sn 캡이 없는 Cu pillar 범프를 전기도금법으로 형성한 후, 이들을 플립칩 본딩함으로써 Fig. 2와 같은 Cu-Sn-Cu 샌드위치 접속구조를 형성하였다. 이와 같은 Cu-Sn-Cu 샌드위치 접속부에 대해 Sn 캡의 높이에 따른 접속저항과 칩 전단하중을 분석하였다.
미세 솔더범프를 사용한 플립칩 공정의 이와 같은 문제점을 해결하기 위한 방안으로서 최근 Cu pillar 범프를 사용한 플립칩 공정이 제안되었다.^9-12) 솔더범프를 사용한 플립칩 기술과 비교하여, Cu pillar 범프를 사용한 플립칩 공정은 칩과 기판 사이의 거리를 감소시키지 않으면서도 훨씬 미세한 칩 접속이 가능하다는 장점이 있다.
5에서와 같이 Sn 캡의 높이에 무관하게 유사한 접속구조의 형상, 특히 Sn 캡의 높이에 무관하게 상부 Cu pillar 범프와 하부 Cu pillar 범프 사이의 거리가 유사하게 유지되는 것에 기인하는 것으로 판단된다. 본 실험에서는 Sn 캡을 리플로우 시켜 용융된 상태에서 1N의 압력을 가하여 상부 Cu pillar 범프와 하부 pillar 범프를 플립칩 본딩하였다. 이 결과 상부와 하부 Cu pillar 범프 사이에 트랩되는 Sn의 양은 용융 Sn의 표면장력과 본딩하중 사이의 관계에 의해 결정되는 두께로 유지되며, 나머지 Sn은 상부와 하부 Cu pillar 범프 사이에서 스퀴즈 되어 나오게 된다.
4에 각기 10 µm 및 20 µm 두께의 Sn 캡이 형성되어 있는 Cu pillar 범프의 주사전자현미경 사진들을 나타내었는데, Sn 캡의 높이에 무관하게 거친 표면을 갖는 Sn 캡이 도금되었음을 관찰할 수 있다. 본 연구에서는 직류 모드를 사용하여 Sn 캡을 도금하였는데, 펄스모드를 사용하여 Sn 캡의 도금함으로써 표면 거칠기를 감소시킬수 있다.¹⁶⁾ 펄스모드를 사용한 Sn 도금에서 표면 거칠기의 감소는 Sn 도금막 부근의 도금액에 형성되어 있던 확산 이중층이 펄스 모드의 off-time 기간 중에 소멸하며 핵 생성이 용이하게 발생하여 결정립이 미세화 되는데 기인한다.
2와 같은 Cu-Sn-Cu 샌드위치 접속구조를 형성하였다. 이와 같은 Cu-Sn-Cu 샌드위치 접속부에 대해 Sn 캡의 높이에 따른 접속저항과 칩 전단하중을 분석하였다.
1 µm의 Ti을 DC 마그네트론 스퍼터링법으로 스퍼터 증착 후, 그 위에 범프 접속저항 측정을 위한 배선층으로 2 µm 두께의 Cu 를 스퍼터 증착하여 Ti/Cu metallization을 형성하였다. 이와 같은 Ti/Cu metallization에 AZ4620 포토레지스트를 더블업 공정을 사용하여 도포하고 접촉식 마스크 얼라이너를 사용하여 Cu pillar 범프 형성용 포토레지스트 패턴을 제작하였다. 이와 같은 칩 시편을 62.
칩 시편의 Sn 캡이 형성된 Cu pillar bump들을 기판 시편의 Cu pillar 범프들에 플립칩 배열한 후, 1 N의 접속하중을 인가하면서 250℃에서 1분간 유지하여 Sn 캡을 리플로우 함으로써 시편당 252개의 Cu-Sn-Cu 샌드위치 접속구조의 플립칩 접속부를 형성하였다. 전기도금한 Sn 범프의 높이에 따른 Cu-Sn-Cu 샌드위치 접속부의 미세구조를 주사전자현미경 (SEM)으로 관찰하였다. Cu-Sn-Cu 샌드위치 접속부로 구성된 daisy chain 시편에 대해 접속 부의 개수에 따른 저항을 four point probe로 측정하여 CuSn-Cu 샌드위치 접속부의 접속저항을 분석하였다.
칩 시편의 Sn 캡이 형성된 Cu pillar bump들을 기판 시편의 Cu pillar 범프들에 플립칩 배열한 후, 1 N의 접속하중을 인가하면서 250℃에서 1분간 유지하여 Sn 캡을 리플로우 함으로써 시편당 252개의 Cu-Sn-Cu 샌드위치 접속구조의 플립칩 접속부를 형성하였다. 전기도금한 Sn 범프의 높이에 따른 Cu-Sn-Cu 샌드위치 접속부의 미세구조를 주사전자현미경 (SEM)으로 관찰하였다.
칩 전단시험을 이용하여 Cu-Sn-Cu 샌드위치 접속부의 전단하 중을 측정하였다. 칩 전단시험용 시편은 접속저항 측정용 시편과 마찬가지로 daisy chain 구조로 이루어져 있었으며, Dage-4000 전단시험기를 사용하여 칩을 기판에서 분리하는데 요구되는 전단하중을 측정하였다. 칩 전단시험시 shear tip의 높이는 20 µm, 전단속도는 100 µm/sec로 고정하였다.
Cu-Sn-Cu 샌드위치 접속부로 구성된 daisy chain 시편에 대해 접속 부의 개수에 따른 저항을 four point probe로 측정하여 CuSn-Cu 샌드위치 접속부의 접속저항을 분석하였다. 칩 전단시험을 이용하여 Cu-Sn-Cu 샌드위치 접속부의 전단하 중을 측정하였다. 칩 전단시험용 시편은 접속저항 측정용 시편과 마찬가지로 daisy chain 구조로 이루어져 있었으며, Dage-4000 전단시험기를 사용하여 칩을 기판에서 분리하는데 요구되는 전단하중을 측정하였다.

성능/효과

(2) Cu-Sn-Cu 샌드위치 접속구조는 10~25 µm 범위의 Sn 캡 높이에 무관하게 접속부당 14 mΩ 정도의 평균 접속저항을 나타내었으며, 이는 Sn 캡의 높이에 무관하게 상부 Cu pillar 범프와 하부 Cu pillar 범프 사이가 유사한 거리로 유지되는 것에 기인하는 것으로 판단된다.
(4) 전기도금한 Sn 캡의 높이가 증가할수록 리플로우 접속시 본딩압력에 의해 상부와 하부 Cu pillar 범프들 사이에서 더 많은 양의 Sn이 스퀴즈 되어 나와 Sn 캡 부위의 국부적인 단면적이 증가하는데 기인하여 칩 전단하중이 증가하였다.
5에서와 같이 Cu-Sn-Cu 샌드위치 접속부의 높이는 전기도금한 Sn 캡의 높이에 무관하게 44 µm로, 48Sn-52In 솔더범프 접속부에서 보고된 칩과 기판 사이의 거리인 20 µm 이하에 비해 매우 큰 값이었다.¹⁾ 이와 같은 결과들로부터 Cu-Sn-Cu 샌드위치 접속구조를 사용함으로써 접속저항 특성을 저하시키지 않으면서도 칩과 기판 사이의 거리를 크게 유지하는 것이 가능하다는 것을 알 수 있다.
1,7,8) 최근 반도체 칩의 입출력 단자의 개수를 증가시키기 위해 솔더범프 접속부의 피치가 현저히 감소하고 있으며, 이를 이루기 위해 솔더범프의 크기가 감소하고 있다. 그러나 플립칩 공정에 미세 솔더범프를 사용함에 따라 칩과 기판 사이의 거리가 감소되어 언더필 (underfill) 공정이 어려워지는 문제점이 유발될 수 있다.
이와 같은 현상은 기존의 단일 Cu pillar 범프를 사용한 플립칩 접속부에서도 관찰되었다.¹⁶⁾ 반면에 전기도금한 Sn 캡의 양이 많아질수록 리플로우 접속시 본딩압력에 의해 상부와 하부 Cu pillar 범프들 사이에서 더 많은 양의 Sn이 스퀴즈 되어 나오게 되어 Sn 캡 부위의 국부적인 단면적이 증가함에 따라 칩 전단하중이 증가하였다. 기존의 단일 Cu pillar 범프를 사용하여 형성한 Cu-Sn 플립칩 접속부에서도 Sn 범프의 높이가 증가함에 따라 동일한 이유에 기인하여 칩 전단하중이 증가하는 것으로 보고되었다.
Fig. 5에 있는 Cu-Sn-Cu 샌드위치 접속구조의 단면 미세구조를 관찰시 Sn 캡의 전기도금 높이로는 상부와 하부 pillar 범프들과 모든 부위에서 건전한 접속을 형성하면서도 Cu pillar 범프들을 모두 둘러쌀 정도로 Sn이 스퀴즈 되어 나오지 않는 10~20 µm의 높이가 적합할 것으로 판단된다.
8에 각기 5 µm 및 25 µm의 Sn 캡으로 구성된 Cu pillar 범프들을 사용하여 형성한 Cu-Sn-Cu 샌드위치 접속부의칩 전단시험 후의 파단면 사진을 나타내었다. 두 시편에서 모두 전단하중에 의한 파단이 Cu-Sn-Cu 샌드위치 접속구조에서 가장 취약한 부위인 상부 Cu pillar 범프와 하부 Cu pillar 범프 사이의 Sn 캡 부위에서 발생한 것을 관찰할 수 있다. 높이 5 µm의 Sn 캡을 갖는 Cu pillar 범프를 사용하여 형성한 플립칩 접속부에서는 Cu pillar 범프와의 반응에 의해 Sn 캡이 모두 소멸됨으로써 칩 전단시험시 Cu-Sn 금속간화합물에서 파단이 발생하는 취성파괴가 일어났다.

질의응답

핵심어	질문	논문에서 추출한 답변
	플립칩 공정은 어떻게 이루어지는가?	일반적으로 플립칩 공정은 반도체 칩의 솔더범프를 리플로우 하여 기판의 UBM (under bump metallurgy)에 본딩함으로써 이루어진다.1,7,8) 최근 반도체 칩의 입출력 단자의 개수를 증가시키기 위해 솔더범프 접속부의 피치가 현저히 감소하고 있으며, 이를 이루기 위해 솔더범프의 크기가 감소하고 있다.
	솔더범프 접속부의 피치를 현저히 감소시킴으로써 발생하는 문제는 무엇인가?	1,7,8) 최근 반도체 칩의 입출력 단자의 개수를 증가시키기 위해 솔더범프 접속부의 피치가 현저히 감소하고 있으며, 이를 이루기 위해 솔더범프의 크기가 감소하고 있다. 그러나 플립칩 공정에 미세 솔더 범프를 사용함에 따라 칩과 기판 사이의 거리가 감소되어 언더필 (underfill) 공정이 어려워지는 문제점이 유발될수 있다.9) 또한 솔더범프 크기가 감소함에 따라 범프 접속부당 전류밀도와 열에너지 밀도가 증가하여, 플립칩 솔더 접속부의 신뢰도가 감소할 수 있다.10) 이외에도 솔더 범프의 미세 피치화에 기인하여 솔더 리플로우시 이웃 솔더범프 사이에 솔더 bridging이 용이하게 발생할 수 있는 문제점이 있다.11)
	플립칩 패키지의 장점은 무엇인가?	기존의 칩 접속방법인 와이어본딩으로는 이와 같은 요구를 충족시키는 데에 한계가 있어, 반도체 칩을 인쇄회로기판, 플렉시블 기판 및 플라스틱 BGA 기판에 직접 접속하는 플립칩 기술의 필요성이 증대하고 있다.1-6) 플립칩 패키지는 칩과 기판간의 접속부 길이가 최소화되어 전기적 성능이 우수하며, 입출력단자의 집적도를 높일 수 있다. 또한 패키징 밀도를 증가 시킬 수 있으며, 열 방출의 경로를 분산시켜 내부의 열을 보다 빠르게 외부로 방출시킬 수 있는 장점이 있다. 이와 같은 장점으로 인해 플립칩 공정은 다기능화와 더불어 소형화, 슬림화가 요구되는 휴대형 전자제품의 저가격 대량생산을 위한 전자 패키징 기술로 자리잡고 있다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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