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Cu Pillar 플립칩 접속부의 열 싸이클링 및 고온유지 신뢰성
Thermal Cycling and High Temperature Storage Reliabilities of the Flip Chip Joints Processed Using Cu Pillar Bumps 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.17 no.3, 2010년, pp.27 - 32  

김민영 (홍익대학교 신소재공학과) ,  임수겸 (홍익대학교 신소재공학과) ,  오태성 (홍익대학교 신소재공학과)

초록
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Cu pillar 범프와 Sn 패드로 구성된 플립칩 접속부를 형성한 후, Sn 패드의 높이에 따른 Cu pillar 플립칩 접속부의 열 싸이클링 및 고온유지 신뢰성을 분석하였다. Cu pillar 플립칩 접속부를 구성하는 Sn 패드의 높이가 5 ${\mu}m$에서 30 ${\mu}m$로 증가함에 따라 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 감소하였다. $-45^{\circ}C{\sim}125^{\circ}C$ 범위의 열 싸이클을 1000회 인가한 후에도 Cu pillar 플립칩 접속부의 접속저항의 증가가 12% 이하로 유지되었으며, 열 싸이클링 시험전과 거의 유사한 파괴 전단력을 나타내었다. $125^{\circ}C$에서 1000 시간 유지시에도 Cu pillar 플립칩 접속부의 접속저항의 증가가 20% 이하로 유지되었다.

Abstract AI-Helper 아이콘AI-Helper

For the flip chip joints processed using Cu pillar bumps and Sn pads, thermal cycling and high temperature storage reliabilities were examined as a function of the Sn pad height. With increasing the height of the Sn pad, which composed of the flip chip joint, from 5 ${\mu}m$ to 30 ${...

주제어

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문제 정의

  • 본 연구에서는 Cu pillar 범프를 사용하여 형성한 플립칩 접속부의 신뢰성을 분석하기 위해 Fig. 1과 같이 Cu pillar 범프와 Sn 패드로 구성된 플립칩 접속부를 형성한 후, Sn 패드의 높이에 따른 플립칩 접속부의 열 싸이클링 특성과 고온유지 안정성을 분석하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
플립칩 공정에서 발생할 수 있는 문제점은 무엇인가? 최근 반도체 칩의 입출력 단자의 개수를 증가시키기 위해 솔더범프 접속부의 피치가 현저히 감소하고 있으며, 이를 이루기 위해 솔더범프의 크기가 감소하고 있다. 그러나 플립칩 공정에 미세 솔더범프를 사용함에 따라 칩과 기판 사이의 거리가 감소되어 언더필 공정이 어려워지는 문제점이 유발될 수 있다.8) 또한 솔더범프 크기가 감소함에 따라 범프 접속부당 전류밀도와 열에너지 밀도가 증가하여, 플립칩 솔더 접속부의 신뢰도가 감소할 수 있다.9) 이외에도 솔더범프의 미세 피치화에 기인하여 솔더 리플로우시 이웃 솔더범프 사이에 솔더 bridging이 용이하게 발생할 수 있는 문제점이 있다.1,10)
최근 반도체 칩의 입출력 단자의 개수를 증가시킴에 따라 반도체 칩의 솔더범프는 어떤 형태로 제작되고 있는가? 일반적으로 플립칩 공정은 반도체 칩의 솔더범프를 리플로우 하여 기판의 UBM (under bump metallurgy)에 본딩함으로써 이루어진다. 최근 반도체 칩의 입출력 단자의 개수를 증가시키기 위해 솔더범프 접속부의 피치가 현저히 감소하고 있으며, 이를 이루기 위해 솔더범프의 크기가 감소하고 있다. 그러나 플립칩 공정에 미세 솔더범프를 사용함에 따라 칩과 기판 사이의 거리가 감소되어 언더필 공정이 어려워지는 문제점이 유발될 수 있다.
플립칩 패키지의 장점은 무엇인가? 스마트 폰을 비롯한 휴대형 정보통신기기들의 경량화, 소형화와 병행하여 고기능화 및 다기능화가 하루가 다르게 진행되고 있으며, 이를 뒷받침하는 기술들 중의 하나가 반도체 칩을 기판에 직접 접속하는 플립칩 기술이다.1-7) 플립칩 패키지는 칩과 기판간의 접속부 길이가 최소화되어 전기적 성능이 우수하며, 입출력 단자의 집적도를 높일 수 있다. 또한 패키징 밀도를 증가시킬 수 있으며, 열 방출의 경로를 분산시켜 내부의 열을 보다 빠르게 외부로 방출시킬 수 있는 장점이 있다.
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참고문헌 (20)

  1. J. Y. Choi and T. S. Oh, "Flip Chip Process by Using the Cu- Sn-Cu Sandwich Joint Structure of the Cu Pillar Bumps", J. Microelectron. Packag. Soc., 16(4), 9 (2009). 

  2. J. H. Choi, K. Y. Lee, S. W. Jun, Y. H. Kim and T. S. Oh, "Contact Resistance of the Chip-on-glass Bonded 48Sn-52In Solder Joint", Mater. Trans., 46, pp.1042-1046 (2005). 

  3. J. W. Wan, W. J. Zhang and D. J. Bergstrom, "Recent Advances in Modeling the Underfill Process in Flip-chip Packaging", Microelectron. J., 38(1), 67 (2007). 

  4. T. Braun, K. F. Becker, M. Koch, V. Bader, R. Aschenbrenner and H. Reichl, "High-temperature Reliability of Flip Chip Assemblies", Microelectron. Reliab., 46(1), 144 (2006). 

  5. K. N. Tu and K. Zeng, "Under Bump Metallurgy Study for Pb-free Bumping", Mater. Sci. Eng., 34, 1 (2001). 

  6. J. H. Lau, "Low Cost Flip Chip Technologies", pp.511, McGraw-Hill, New York (2000). 

  7. J. H. Lau, "Low Cost Flip Chip Technologies", pp.183, McGraw-Hill, New York (2000). 

  8. B. Banijamali, I. Mohammed and P. Savalia, "Crack Growth- Resistant Interconnects for High-Reliability Microelectronics" 57th Electron. Comp. Technol. Conf., IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2008). 

  9. A. Keigler, B. Wu, J. Zhang and Z. Liu, "Pattern Effects on Electroplated Copper Pillars", Inter. Wafer-level Packag. Conf. (2006). 

  10. G. T. Lim, B. J. Kim, K. Lee, J. Kim, Y. C. Joo and Y. B. Park, "Temperature Effect on Intermetallic Compound Growth Kinetics of Cu Pillar/Sn Bumps", J. Electron. Mater., 38(11), 2228 (2009). 

  11. T. Wang, F. Tung, L. Foo and V. Dutta, "Studies on a Novel Flip-Chip Interconnect Structure-Pillar Bump", Proc. Electron. Comp. Technol. Conf., pp.945-949 (2001). 

  12. J. Y. Choi, M. Y. Kim, S. K. Lim and T. S. Oh, "Flip Chip Process for RF Packages Using Joint Structures of Cu and Sn Bumps", J. Microelectron. Packag. Soc., 16(4), 67 (2009). 

  13. Li-Rong Zheng, Xinzhong Duo, M. Shen, W. Michielsen and H. Tenhunen, "Cost and Performance Trade-off Analysis in Radio and Mixed-Signal System-on-Package Design", IEEE Trans. Adv. Packag., 27(2), 364 (2004). 

  14. A. Chandrasekhar, E. Beyne, W. De Raedt and B. Nauwelaers, "Accurate RF Electrical Characterization of CSPs Using MCM-D Thin Film Technology", IEEE Trans. Adv. Packag., 27(1), 203 (2004). 

  15. E. Beyne, "Multilayer Thin-Film Technology Enabling Technology for Solving High-Density Interconnect and Assembly Problems", Nuclear Inst. Methods Phys. Res. A, 509(1-3), 191 (2003). 

  16. K. M. Chen and T. S. Lin, "Copper Pillar Bump Design Optimization for Lead Free Flip-Chip Packaging", J. Mater. Sci. Mater. Electron., 21(3), 278 (2009). 

  17. C. W. Tan, Y. C. Chan and N. H. Yeung, "Effect of Autoclave Test on Anisotropic Conductive Joints", Microelectron. Reliab., 43(2), 279 (2003). 

  18. J. H. Zhang, Y. C. Chan, M. O. Alam and S. Fu, "Contact Resistance and Adhesion Performance of ACF Interconnections to Aluminum Metallization", Microelectron. Reliab., 43(8), 1303 (2003). 

  19. Y. T. Hsieh, "Reliability and Failure Mode of Chip-on-film with Non-conductive Adhesive", Proc. 4th Int. Symp. Electron. Mater. Packag. (EMAP), Kaohsiung, Taiwan, 157, IEEE Component, Packaging & Manufacturing Technology (2002). 

  20. G. T. Lim, B. J. Kim, K. W. Lee, M. J. Lee, Y. C. Joo and Y. B. Park, "Study on the Intermetallic Compound Growth and Interfacial Adhesion Energy of Cu Pillar Bump", J. Microelectron. Packag. Soc., 15(4), 17 (2008). 

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