[논문]Modified Booth 곱셈기를 위한 고성능 파이프라인 구조

김수진; 조경순

Modified Booth 곱셈기를 위한 고성능 파이프라인 구조
High-performance Pipeline Architecture for Modified Booth Multipliers 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.46 no.12=no.390, 2009년, pp.36 - 42

김수진 (한국외국어대학교 전자공학과) , 조경순 (한국외국어대학교 전자공학과)

초록
AI-Helper

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

Abstract ▼ AI-Helper

This paper proposes the high-performance pipeline architecture for modified Booth multipliers. The proposed multiplier circuits are based on modified Booth algorithm and pipeline architecture which are the most widely used techniques to accelerate the multiplication speed. In order to implement the optimally pipelined multipliers, many kinds of experiments have been conducted. The experimental results show that the speed improvement gain exceeds the area penalty and this trend is manifested as the number of pipeline stages increases. It is also important to insert the pipeline registers at the proper positions. We described the proposed modified Booth multiplier circuits in Verilog HDL and synthesized the gate-level circuits using 0.13um standard cell library. The resultant multiplier circuits show better performance than others. Since they operate at GHz ranges, they can be used in the application systems requiring extremely high performance such as optical communication systems.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

회로의 전체적인 성능이 향상된다. 본 논문에서는 최적의 파이프라인 단 수와 파이프라인 레지스터의 위치를 결정하기 위해 여러 가지 방법의 파이프라인 방식을 적용하여 찾아낸 고성능 modifiai Booth 곱셈기를 제안하고 있다.
본 논문은 modified Booth 알고리즘을 이용하고 파이프라인의 단 수를 크게 한 고성능 곱셈기 회로 구조를 제안하고 있다. 여러 실험을 통해 곱셈기 회로 내 파이프라인 레지스터의 위치와 파이프라인 단 수를 조절하여 고성능 곱셈기를 설계하였으며, 설계된 곱셈기 회로는 광통신 시스템과 같은 빠른 연산이 필요한 응용 시스템에서 사용될 수 있다.
파이프라인 구조는 디지털 회로의 성능을 향상시키기 위해 가장 널리 사용되는 방법이며, 본 논문에서는 파이프라인의 단 수를 많게 한 고성능 파이프라인 modified Booth 곱셈기를 제안하고 있다. 제안하는 곱셈기는 곱셈의 주요 기능에 따라 3부분으로 나누어진다.

제안 방법

Type A 〜 Type D는 앞에서 설명한 8-비트 파이프라인 modified Booth 곱셈기와 같은 구조를 갖는다. Type C와 Type D에 대해서는 Wallace tree의 7개 단계에 대해 별도로 6가지 경우에 대한 추가적인 실험을 진행하였다. 표 3은 Type C와 Type。에서 나눈 파이프라인 단의 위치와 수를 나타낸다.
본 논문에서 제안하는 modified Booth 곱셈기 회로는 Verilog HDL(Hardware Description Language)을 시■용하여 설계하였으며, Cadence 사의 NC-Verilog를 이용하여 동작을 검증하였다. 설계한 회로는 Synopsys 사의 Design Complier와 0.
본 논문에서는 modified Booth 곱셈기의 성능을 향상시키기 위하여 기본적인 8-비트와 16-비트 modified Booth 곱셈기 회로에 파이프라인 방식을 적용하였으며, 파이프라인 레지스터의 위치와 단 수를 조절하면서 여러 가지 경우에 대한 실험을 하였다. 이 절은 GHz에서 동작하는 고성능 modified Booth 곱셈기를 얻기 위한 방법을 기술하고 있다.
본 논문에서는 고성능 16-비트 modified Booth 곱셈기를 위하여 모두 14가지의 경우에 대한 실험을 진행하였다. Type A 〜 Type D는 앞에서 설명한 8-비트 파이프라인 modified Booth 곱셈기와 같은 구조를 갖는다.
따라서 전가산기에도 파이프라인을 적용하면 곱셈기 전체의 지연 시간을 더 줄일 수 있다. 본 논문에서는 곱셈기 회로의 전체 지연 시간을 더 줄임으로써 한층 더 빠른 속도로 곱셈 연산을 할 수 있도록 하기 위하여 전가산기에도 파이프라인 구조를 적용하였다. 그림 6은 Wallace tree에서 사용되는 전가산기에 파이프라인을 적용한 구조를 나타낸다.
본 논문에서는 먼저 곱셈기의 각 기능별로 파이프라인의 단을 나누었다. 앞 절에서 언급하였듯이, 곱셈 기는 크게 3가지 기능을 포함하기 때문에 modified Booth 곱셈기에 그림 4와 같이 3단 파이프라인을 적용하였다.
본 논문에서는 파이프라인의 단 수와 파이프라인 레지스터의 위치를 변화시키면서 여러 가지 종류의 곱셈기를 설계하였으며, 합성된 결과를 비교하여 가장 빠른 8-비트와 16-비트 modified Booth 곱셈기를 얻을 수 있었다. 8-비트 곱셈기의 경우 파이프라인을 적용하지 않은 곱셈기보다 4.

대상 데이터

본 논문에서는 고성능 8-비트 modified Booth 곱셈기를 위하여 4가지 경우에 대한 실험을 진행하였다 Type A는 그림 3과 같이 파이프라인을 적용하지 않은 modified Booth 곱셈기이며, Type B는 그림 4와 같이 곱셈기의 각 주요 기능별로 파이프라인을 적용한 3단 파이프라인 modified Booth 곱셈기이다. Type C는 Type B에 그림 5와 같이 Wallace tree의 각 단계마다 파이프라인을 적용한 5단 파이프라인 곱셈기이고, Type D는 Type C에 그림 6과 같은 파이프라인 전가산기를 사용한 8단 파이프라인 곱셈기이다.
동작을 검증하였다. 설계한 회로는 Synopsys 사의 Design Complier와 0.13um 표준 셀 라이브러리 공정을 사용하여 합성하였다.

이론/모형

Modified Booth 알고리즘은 이 중에서 첫 번째 과정에 해당하는 것으로서, 생성되는 부분 곱의 수를 절반으로 줄이는 역할을 한다. 본 논문에서는 Booth 인코더와 디코더 중 가장 효율적이라고 알려진 참고문헌 [1]의 MBE(Modified Booth Encoding) 방식을 이용하였다. Modified Booth 알고리즘을 이용하여 X*Y 연산을 하는 경우, 우선 Y를 3-비트씩 묶어서 인코딩을 하여 (-2, -1, 0, 1, 2}의 5가지 경우에 해당하는 인코딩된 신호를 생성한다.

성능/효과

참고문헌 [6]의 곱셈기는 입력 비트의 수가 더 작고 더 높은 공정을 사용함에도 불구하고 본 논문에서 제안하는 16-비트 곱셈기보다 속도가 더 느리다. 또한 본 논문에서 제안하는 16-비트 곱셈기는 "비트 곱셈기에 근접하는 성능을 갖는다는 것을 확인할 수 있다.
8- 비트 곱셈기들 중에서 본 논문에서 제안하는 곱셈기가 가장 좋은 성능을 갖는 것을 확인할 수 있다. 트랜지스터 수준에서 설계한 참고문헌 [11]의 곱셈기 또한 좋은 성능을 나타내지만, 본 논문에서 제안하는 곱셈기 회로 역시 트랜지스터 수준에서 최적화한다면 더 좋은 성능을 나타낼 것이다.
8-비트 곱셈기의 경우 파이프라인을 적용하지 않은 곱셈기보다 4.38배의 성능 향상이 있었으며, 16-비트곱셈기의 경우 6.32배의 성능 향상이 있었다. 본 논문에서는 제안하는 8-비트와 16-비트 파이프라인 modified Booth 곱셈기는 각각 2.
그림 6은 Wallace tree에서 사용되는 전가산기에 파이프라인을 적용한 구조를 나타낸다. 그림과 같은 2단 파이프라인 전가산기를 Wallace tree에서 사용함으로써 곱셈기의 전체적인 성능을 더욱 향상시킬 수 있었다.
어떤 경우에 있어서는 파이프라인의 단 수가 같더라도 레지스터의 위치에 따라 회로의 크기와 지연 시간이 달라진다. 실험 결과 16-비트 파이프라인 modified Booth 곱셈기의 지연 시간은 파이프라인의 단 수가 가장 많은 Type D 구조의 6번째 경우가 0.38ns으로 가장 작으며, 이 곱셈기는 파이프라인을 적용하지 않은 Type A보다 성능이 약 6.32 배 향상되었으며, 약 2.63GHz에서 동작할 수 있다.
수 있다. 실험 결과 8-비트 modified Booth 곱셈기의 지연 시간은 8개의 단으로 나뉜 Type D 구조가 0.34ns으로 가장 작고, 이 곱셈기는 파이프라인을 적용하지 않은 Type A보다 성능이 약 4.38배 향상되었으며 약 2.95GHz에서 동작할 수 있다.
앞 절에서 언급하였듯이, 곱셈 기는 크게 3가지 기능을 포함하기 때문에 modified Booth 곱셈기에 그림 4와 같이 3단 파이프라인을 적용하였다. 실험 결과를 통해 이 회로는 파이프라인을 적용하지 않은 곱셈기보다 최대 지연 시간을 절반으로 줄일 수 있는 것을 확인하였다. 3단 파이프라인 곱셈기의 경우 많은 덧셈 연산을 필요로 하는 Wallace tree 부분이 가장 지연 시간이 긴 경로가 되므로, Wallace tree 내에도 파이프라인을 추가로 적용시키면 회로의 지연 시간을 더 줄일 수 있다.
파이프라인의 단 수가 증가할수록 곱셈기 회로의 전체 지연 시간이 크게 감소하는 것을 표 2를 통해 확인할 수 있다. 실험 결과 8-비트 modified Booth 곱셈기의 지연 시간은 8개의 단으로 나뉜 Type D 구조가 0.
표 4를 통해 16-비트 파이프라인 modified Booth 곱셈 기도 8-비트 곱셈기와 마찬가지로 파이프라인의 단수가 늘어날수록 회로의 전체 지연 시간이 작아지는 것을 확인할 수 있다. 회로의 속도 향상율은 회로의 크기중가율보다 크며, 이러한 특징은 파이프라인의 단이 증가할수록 명백하게 나타난다.

후속연구

32배의 성능 향상이 있었다. 본 논문에서는 제안하는 8-비트와 16-비트 파이프라인 modified Booth 곱셈기는 각각 2.95GHz와 2.63GHz에서 동작하므로, 빠른 곱셈 연산을 필요로 하는 광통신 시스템과 같은 응용 시스템에 적용될 수 있다.
있다. 여러 실험을 통해 곱셈기 회로 내 파이프라인 레지스터의 위치와 파이프라인 단 수를 조절하여 고성능 곱셈기를 설계하였으며, 설계된 곱셈기 회로는 광통신 시스템과 같은 빠른 연산이 필요한 응용 시스템에서 사용될 수 있다.
8- 비트 곱셈기들 중에서 본 논문에서 제안하는 곱셈기가 가장 좋은 성능을 갖는 것을 확인할 수 있다. 트랜지스터 수준에서 설계한 참고문헌 [11]의 곱셈기 또한 좋은 성능을 나타내지만, 본 논문에서 제안하는 곱셈기 회로 역시 트랜지스터 수준에서 최적화한다면 더 좋은 성능을 나타낼 것이다. 참고문헌 [6]의 곱셈기는 입력 비트의 수가 더 작고 더 높은 공정을 사용함에도 불구하고 본 논문에서 제안하는 16-비트 곱셈기보다 속도가 더 느리다.

참고문헌 (14)

Wen-Chang Yeh and Chein-Wei Jen, "High-speed Booth Encoded Parallel Multiplier Design," IEEE Trans. on Computers, vol. 49, isseu 7, pp. 692-701, July 2000

상세보기
Jung-Yup Kang and Jean-Luc Gaudiot, "A Simple High-speed Multiplier Design," IEEE Trans. on Computers, vol. 55, issue 10, pp. 1253-1258, Oct. 2006

상세보기
Shiann-Rong Kuang, Jiun-Ping Wang and Cang-Yuan Guo, "Modified Booth Multipliers with A Regular Partial Product Array," IEEE Trans. on Circuit and Systems, vol. 56, Issue 5, pp. 404-408, May 2009

상세보기
Li-rong Wang, Shyh-Jye Jou and Chung-Len Lee, "A Well-structured Modified Booth Multiplier Design," IEEE International Symposium on VLSI Design, Automation and Test, pp. 85-88, April 2008
A. A. Khatibzadeh, K. Raahemifar and M. Ahmadi, "A 1.8V 1.1GHz Novel Digital Multiplier," Cadadian Conference on Electrical and Computer Engineering, pp. 686-689, May 2005
S. Hus, V. Venkatraman, S. Mathew, H. Kaul, M. Anders, S. Dighe, W. Burleson and R. Krishnamurthy, "A 2GHZ 13.6mW 12x9b Mutiplier for Energy Efficient FFT Accelerators," ESSCIRC Proc. of Solid-state Circuits, pp. 199-202, Sept. 2005
Hwang-Cherng Chow and I-Chyn Wey, "A 3.3V 1GHz High Speed Pipelined Booth Multiplier," IEEE ISCAS Symposium on Circuits and Systems, vol. 1, pp. 457-460, May 2002
A. Asati and Chandrashekhar, "An Improved High Speed Fully Piplined 500MHz 8x8 Baugh Wooley Multiplier Design Using 0.6um CMOS TSPC Logic Design Style," IEEE Third International Conference on Industrial and Information Systems, pp. 1-6, Dec. 2008
M. Aguirre-Hernandez and M. Linarse-Aranda, "Energy-efficient High-speed CMOS Pipelined Multiplier," 5th International Conference on Electrical Engineering, Computing Science and Automatic Control, pp. 460-464, Nov. 2008
Yung-chin Liang, Ching-ji Huang and Wei-bin Yang, "A 320-MHz 8bit x 8bit Pipelined Multiplier in Ultra-low Supply Voltage," IEEE Asian Solid-state Circuits, pp. 73-76, Nov. 2008
S. B. Tatapudi and J. G. Delgado-Frias, "Designing Pipelined Systems with a Clock Period Approaching Pipline Register Delay," 48th Midwest Symposium on Circuits and Systems, vol. 1, pp. 871-874, Aug. 2005
A. D. Booth, "A Signed Binary Multiplication Technique," Quarterly J. Mechanical and Applied Math, vol. 4, pp.236-240, 1951

상세보기
M. D. Ercegovac and T. Lang, Digital Arithmetic, Morgan Kaufmann Publishersm Los Altos, CA 94022, USA, 2003
C. S. Wallace, "A Suggestion for a Fast Multiplier," IEEE Trans. on Computers. vol. BC13, pp. 14-17, Feb. 1964

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증