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저전력 설계를 위한 전달된 Booth 곱셈기 구조
A Truncated Booth Multiplier Architecture for Low Power Design 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.37 no.9 = no.279, 2000년, pp.55 - 65  

이광현 (서두로직 MyCAD 개발부) ,  박종석 (西江大學校 컴퓨터工學部)

초록
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본 논문에서는 DSP등에서 응용될 수 있는 저전력 곱셈기를 제안하다. 많은 DSP 러풀리케이션에서 곱셈기의 모든 출력을 사용하는 것이 아니라, 그중 상위 비트만을 취해서 사용한다. Kidambi는 이런 개념에 기본하며 절단된 곱셈기를 제안하였다. 본 논문에서는 이 개념을 실제로 사용이 가능한 Booth 곱셈기에 적용한다. 이전 논문에서는 고려하지 않은 0 입력에 대한 0 출력을 보장하였다. 그리고, 비트수 확장법을 제안하여 더욱더 오차를 감소시켰다. 그리고, 이 필터를 FIR 필터 설계에 적용하여 더욱 효율적으로 회로를 구성할 수 있음을 확인하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, we propose a hardware reduced multiplier for DSP applications. In many DSP applications, all of multiplier products were not used, but only upper bits of product were used. Kidambi proposed truncated unsigned multiplier for this idea. in this paper, we adopt this scheme to Booth multi...

참고문헌 (7)

  1. Neil H. E. Weste, Kamran Eshraghian, Principles of CMOS VLSI Design: A systems Perspective 2nd Ed., Addison-Wesley, 1993 

  2. Sunder S. Kidambi, Fayez El-Guibaly, Andreas Antoniou, 'Area-Efficient Multipliers for Digital Signal Processing Applications,' IEEE Trans. on C&S-II, vol. 43, pp. 90-95, NO.2, FEB, 1996 

    상세보기 crossref

  3. Baugh, C. R. and Wooley, B. A., 'A Two's Complement Parallel Array Multiplication Algorithm,' IEEE Trans. on Computers, Vol. C-22, No. 1-2, Dec. 1973, pp.1045-1047 

  4. Booth, A.D., 'A signed Binary Multiplication Algorithm,' Quart. J. Mech. Appl. Math., Vol. 4, Pt. 2, 1951, pp. 236-240 

  5. Andreas Antoniou, Digital Filters: Analysis, Design, and Applications, 2nd Ed. McGraw-Hill, 1993 

  6. Alan V. Oppenheim, Ronald W. Schafer, Discrete-Time Signal Processing, Prentice-Hall, 1989 

  7. Eero Pajarre, Tapio Saramaki, 'Efficient VLSI Implementation Techniques for FIR Filters,' $DSP{\chi}$ 1994, pp. 560-566, 1994 

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