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제안 방법
- bottom-gate type의 ZnO TFT를 제작하면서 top-gate 구조보다 chemical damage에 취약한 점을 해결하기 위해 ZnO active layer 증착 후 oxide passivation을 실시하였으며, ZnO sputtering 시 oxygen vacancy를 최적화하여 전기적인 특성을 개선하기 위해 O2 partial pressure를 40%로 고정한 상태에서 실험을 진행하였다[5,6]. 4 mask의 pattern 형성은 photo lithography 및 dry etch 방식을 사용하여 bottom-gate ZnO TFT 구조를 제작하였고, 전기적인 특성 및 구조적인 특성을 비교 분석하였다.
- Contact pattern의 형성은 PR patterning 후 MERIE type 의 P5000으로 dry etching을 하였는데, 이 때 active 위와 bottom gate 위에 동시에 contact이 형성되어야 함으로 인해, bottom gate까지 dry etch 되는 동안 active layer인 ZnO에 plasma damage가 발생되는 것을 방지하기 위해 ZnO active patterning 시 gate insulator 200 ㎚ 중 100 ㎚를 미리 dry etch하여 etch되는 target을 비슷하게 가져감으로서 plasma damage를 최소화하였다. Source/drain pad의 형성은 PR patterning 후 P5000 metal etcher를 이용하여 dry etch하여 bottom gate TFT를 완성하였다.
- 이상과 같은 측정 결과를 분석하기 위해 XRD 및 SPM 분석을 하여 ZnO 두께 변화에 따른 유의차를 비교하였다. XRD 및 SPM 분석은 p-Si 기판에 SiO2 100 ㎚가 oxidation된 별도의 시편에 ZnO를 sputtering하여 분석하였다. 그림 5는 XRD 결정성 분석 결과이다.
- ZnO 및 gate insulator film의 두께는 ellipsometer로 각각 측정하였으며, 전기적인 특성은 keithley사의 probe station을 이용하여 I-V 및 C-V를 측정하였다. ZnO channel 두께 별 구조적인 분석은 결정성 및 결정 방향 분석을 위해 XRD 를 하였으며, 두께에 따른 roughness 분석을 위해 SPM 분석을 하였다.
- 제작된 bottom gate ZnO TFT의 측정 및 분석방법은 다음과 같다. ZnO 및 gate insulator film의 두께는 ellipsometer로 각각 측정하였으며, 전기적인 특성은 keithley사의 probe station을 이용하여 I-V 및 C-V를 측정하였다. ZnO channel 두께 별 구조적인 분석은 결정성 및 결정 방향 분석을 위해 XRD 를 하였으며, 두께에 따른 roughness 분석을 위해 SPM 분석을 하였다.
- 본 연구에서는 flexible display 적용을 위해 gate insulator 및 ZnO 증착 공정 포함 전 공정을 150℃ 이하의 저온 공정을 이용하여 ZnO TFT를 제작하였고, 회로 적용을 위해 필수적인 threshold voltage의 제어를 위해 ZnO channel layer의 두께를 80 ㎚ / 60 ㎚ / 40 ㎚ 로 split 하였다[4]. bottom-gate type의 ZnO TFT를 제작하면서 top-gate 구조보다 chemical damage에 취약한 점을 해결하기 위해 ZnO active layer 증착 후 oxide passivation을 실시하였으며, ZnO sputtering 시 oxygen vacancy를 최적화하여 전기적인 특성을 개선하기 위해 O2 partial pressure를 40%로 고정한 상태에서 실험을 진행하였다[5,6]. 4 mask의 pattern 형성은 photo lithography 및 dry etch 방식을 사용하여 bottom-gate ZnO TFT 구조를 제작하였고, 전기적인 특성 및 구조적인 특성을 비교 분석하였다.
- 그림 3은 IDS-VGS 곡선이다. 문턱전압은 VDS를 10.1 V로 인가하였을 때의 VGS의 변화에 따른 IDS의 제곱근 값을 미분한 peak치를 구하여 계산하였다. 계산된 각각의 ZnO Channel 두께에 따른 전기적인 특성을 요약하면 표 3과 같다.
- 본 연구에서는 ZnO를 이용하여 150℃ 이하의 low temp 공정을 통해 bottom-gate TFT를 제작한 후, ZnO channel layer의 두께 변화에 따른 전기적인 특성 변화 및 구조적인 특성을 관찰하였다. 이상과 같은 결과로 low temp process로 제작된 bottom gate ZnO TFT를 구현 할 수 있었으며, plastic 기판에의 활용도 가능함을 확인 할 수 있었다.
- 본 연구에서는 flexible display 적용을 위해 gate insulator 및 ZnO 증착 공정 포함 전 공정을 150℃ 이하의 저온 공정을 이용하여 ZnO TFT를 제작하였고, 회로 적용을 위해 필수적인 threshold voltage의 제어를 위해 ZnO channel layer의 두께를 80 ㎚ / 60 ㎚ / 40 ㎚ 로 split 하였다[4]. bottom-gate type의 ZnO TFT를 제작하면서 top-gate 구조보다 chemical damage에 취약한 점을 해결하기 위해 ZnO active layer 증착 후 oxide passivation을 실시하였으며, ZnO sputtering 시 oxygen vacancy를 최적화하여 전기적인 특성을 개선하기 위해 O2 partial pressure를 40%로 고정한 상태에서 실험을 진행하였다[5,6].
대상 데이터
- 그림 2. 60 ㎚ ZnO IDS - VDS 선도.
- 그림 3. 60 ㎚ ZnO IDS - VGS 선도.
데이터처리
- 이상과 같은 측정 결과를 분석하기 위해 XRD 및 SPM 분석을 하여 ZnO 두께 변화에 따른 유의차를 비교하였다. XRD 및 SPM 분석은 p-Si 기판에 SiO2 100 ㎚가 oxidation된 별도의 시편에 ZnO를 sputtering하여 분석하였다.
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