[논문]화질 개선을 위한 히스토그램 평활화 알고리즘의 효율적인 하드웨어 구현

김지형; 박현상

doi:10.5762/kais.2009.10.5.967

화질 개선을 위한 히스토그램 평활화 알고리즘의 효율적인 하드웨어 구현
Efficient Hardware Architecture for Histogram Equalization Algorithm for Image Enhancement 원문보기

한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society, v.10 no.5, 2009년, pp.967 - 971

김지형 (공주대학교 전기전자제어공학부) , 박현상 (공주대학교 전기전자제어공학부)

초록
AI-Helper

히스토그램 평활화 알고리즘은 영상의 화질개선을 위해서 사용되는 가장 필수적인 알고리즘이다. 이 알고리즘의 원형을 하드웨어로 구현하려면 제산기나 승산시가 반드시 필요하게 되는데, 영상의 해상도가 증가하거나 다양한 해상도에 적용할 경우에는 제산기나 승산기 구현에 수반되는 하드웨어 구현 비용이 대폭 증가한다는 문제점을 가지고 있다. 본 논문에서는 가산기와 감산기만으로 구현 가능한 히스토그램 평활화 알고리즘과 이에 대한 하드웨어 구조를 제안한다. 합성결과 제안한 하드웨어 구조는 일반적인 구현 방식 대비 UXGA 해상도에서 논리회로의 규모가 84.2% 감축된다.

Abstract ▼ AI-Helper

The histogram equalization algorithm is the most crucial algorithm for image enhancement. Since its direct hardware implementation always requires a divider or multiplier, its implementation cost tends to increas as the image resolution is increased or diverse image resolutions are handled. In this paper, we propose a divider-free reconstruction of histogram equalization algorithm and the corresponding hardware architecture. The logic synthesis results show that the proposed scheme can reduce the logic gate count by 84.2% compared to the conventional implementation example when the UXGA resolution is considered.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 가산기나 감산기만으로 구성되도록 개선된 히스토그램 평활화 알고리즘을 제안하고, 이를 Verilog 하드웨어 언어로 설계 구현된 결과를 제시함으로써 하드웨어의 효율성을 제시한다.
본 논문에서는 영상의 화질 개선을 위한 가장 대표적인 알고리즘인 히스토그램 평활화 알고리즘을 효과적으로 구현할 수 있는 방안을 제시했다. 기존의 알고리즘에서는 제산기나 승산기를 사용하지 않고는 구현할 수 없었으나, 제안한 알고리즘은 가산기와 감산기만으로 구현되기 때문에 하드웨어 구현 비용을 대폭 절감할 수 있다.

제안 방법

하드웨어의 블록도를 나타낸다. 제안한 알고리즘은 나눗셈을 전혀 필요로 하지 않으며, wc와 상수 255를 곱하는 상수 곱셈기와 비교기, 누산기 등으로 구현된다. 그러나 상수 255와의 곱은 (2* *-1)과 곱이므로 감산기를 대치될 수 있다.

이론/모형

각 밝기값에 대한 빈도수는 이를 주소로 하여 SRAM 에 저장하되, 누적 연산을 수행을 위해서 dual-port SRAM을 사용한다. PI_HS는 "일 때, PI[7:0]이 타당한 영상 데이터임을 나타내고, PI_VS는 한 영상의 프레임이 입력되는 동안 T을 유지하는 신호이다.

성능/효과

구현할 수 있는 방안을 제시했다. 기존의 알고리즘에서는 제산기나 승산기를 사용하지 않고는 구현할 수 없었으나, 제안한 알고리즘은 가산기와 감산기만으로 구현되기 때문에 하드웨어 구현 비용을 대폭 절감할 수 있다.
그러나 상수 255와의 곱은 (2* *-1)과 곱이므로 감산기를 대치될 수 있다. 따라서 제안한 알고리즘은 오로지 가산기와 감산기만으로 구현 가능하다.
제안한 알고리즘에 의해서 구현할 경우 논리 회로의 등가 게이트 수는 84.2%가 감축되는 것을 알 수 있다. 또한 메모리에 대한 등가 게이트 수를 포함할 경우에도 26.

참고문헌 (7)

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상세보기
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상세보기
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