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[국내논문] 메모리 인터페이스를 위한 적응형 프리엠퍼시스를 가지는 8-Gb/s/채널 비균형 4-레벨 펄스진폭변조 입출력회로
An 8-Gb/s/channel Asymmetric 4-PAM Transceiver with an Adaptive Pre-emphasis for Memory Interface 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.46 no.8 = no.386, 2009년, pp.71 - 78  

장영찬 (삼성전자 메모리 사업부 DRAM 설계팀) ,  전영현 (삼성전자 메모리 사업부 DRAM 설계팀)

초록
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고속 메모리의 인터페이스를 위한 8 ${\times}$ 8-Gb/s/채널 4-레벨 펄스진폭변조 입출력회로를 1.35V의 공급전압을 가지는 70nm DRAM 공정을 이용하여 설계하였다. 4-레벨 펄스진폭변조를 위한 3 가지의 eye opening에서 상위와 하위 eye의 전압과 시간의 마진을 증가시키기 위해 비균형 4-레벨 펄스진폭변조의 신호전송 기법을 제안한다. 제안한 기법은 수신 단에서의 기준 전압 노이즈 영향을 33% 감소시키며, 이를 통계적인 수식을 통해 분석한다 일반적인 직렬 인터페이스 대비 신호 손실이 적은 DRAM 채널의 ISI(신호간의 간섭)를 줄이기 위해 수신 단에서 단일 비트 펄스의 테스트 신호를 적분함으로 ISI를 측정하는 적응형 프리앰퍼시스 기법을 구현한다. 또한, 이를 위해 정해진 테스트 패턴에 의해 최적의 ISI를 측정하기 위한 적분 클럭의 시간 보정기법을 제안한다.

Abstract ▼ AI-Helper 아이콘AI-Helper

An 8${\times}$8-Gb/s/channel 4-PAM transceiver was designed for high speed memory applications by using 70nm DRAM process with 1.35V supply. An asymmetric 4-PAM signaling scheme is proposed to increase the voltage and time margin of upper and lower eyes in 3-class eye opening. A mathemati...

Keyword

#DRAM   #pulse amplitude modulation (PAM)   #transceiver   #inter-symbol-interference (ISI)   #pre-emphasis  

참고문헌 (6)

  1. K. Chang, et al., 'A 0.4-4Gb/s CMOS quad transceier cell using on-chip regulated dual-1009 PLLs,' IEEE J. Solid-State Circuits, vol. 38, no. 5, pp. 747 - 754, May 2003 

    상세보기 crossref

  2. N. Nguyen, et al., 'A 16-Gb/s differential I/O cell with 380fs RJ in an emulated 40nm DRAM process', in Proc. IEEE VLSI Circuit Symp., pp. 128-129, June 2008 

    crossref

  3. K.-h. kim, et al., 'An 8Gb/s/pin 906ns Row-Cycle 288Mb Deca-Data Rate SDRAM with an I/O Error-Detection Scheme,' IEEE J. Solid-State Circuits, vol. 42, no. 1, 99. 193-200, Jan. 2007 

    상세보기 crossref

  4. J. L. Zerbe, et al., 'Equalization and clock Recoery for a 2.5-10Gb/s 2-PAM/4-PAM Backplane Transceiver Cell,' IEEE J. Solid-State Circuits, vol. 38, no. 12, pp. 2121-2130, Dec. 2003 

    상세보기 crossref

  5. J. F. Buckwalter, et al., 'Phase and amplitude pre-emphasis techniques for low-power serial links,' IEEE J. Solid-State Circuits, vol. 41, no. 6, pp. 1391-1399, June 2006 

    상세보기 crossref

  6. Y.-C. Jang, et al., 'A Digital CMOS PWCL With Fixed-Delay Rising Edge and Digital Stabilityu Control,' IEEE Transactions On Circuits And System-II, vol. 53, no. 10, pp. 1063-1067, Oct. 2006 

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