[논문]Pipeline CORDIC을 이용한 저전력 주파수 옵셋 동기화기 설계 및 구현

하준형; 정요성; 조용훈; 장영범

Pipeline CORDIC을 이용한 저전력 주파수 옵셋 동기화기 설계 및 구현
Low-Power Frequency Offset Synchronization Block Design and Implementation using Pipeline CORDIC 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신, v.47 no.10 = no.400, 2010년, pp.49 - 56

하준형 (상명대학교 컴퓨터정보통신공학과) , 정요성 ((주)다믈멀티미디어) , 조용훈 ((주)코메스타) , 장영범 (상명대학교 공과대학 정보통신공학과)

초록
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이 논문에서는 pipeline CORDIC(COordinate Rotation DIgital Computer)을 이용한 저전력 주파수 옵셋 동기화기 구조를 제안하였다. 주파수 옵셋 동기화기의 핵심 블록은 주파수 옵셋 추정부와 보상부이다. 제안된 주파수 옵셋 추정부에서는 sequential CORDIC을 사용하여 구현면적을 감소시켰으며 한번에 2 단계씩 CORDIC을 수행하는 방식을 사용하여 연산 속도를 높였다. 또한 제안된 주파수 옵셋 보상부에서는 pipeline CORDIC을 사용하여 구현면적을 줄임과 동시에 계산 속도를 향상시킬 수 있었다. MatLab을 사용하여 제안 구조가 주파수 옵셋을 추정 및 보상하는 function을 검증하였다. 제안 구조에 대하여 Verilog-HDL로 코딩하고 Synopsys tool을 사용하여 합성하여 구현면적을 실험하였다.

Abstract ▼ AI-Helper

In this paper, a low-power frequency offset synchronization structure using CORDIC algorithm is proposed. Main blocks of frequency offset synchronization are estimation and compensation block. In the proposed frequency offset estimation block, implementation area is reduced by using sequential CORDIC, and throughput is accelerated by using 2 step CORDIC. In the proposed frequency offset compensation block, pipeline CORDIC is utilized for area reduction and high speed processing. Through MatLab simulation, function for proposed structure is verified. Proposed frequency offset synchronization structure is implemented by Verilog-HDL coding and implementation area is estimated by Synopsys logic synthesis tool.

주제어

AI 본문요약
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문제 정의

囲 ODFM의 주파수 옵셋 동기화기에서 추정부는 한 번만 동작하고 보상부는 추정부에서 계산된 각도를 사용하여 반복적으로 동작하게 된다. 따라서 이 논문에서는 추정부의 연산속도를 높이고 구현면적을 줄이기 위해 2stage Sequential CORDIC 구조를 제안하고 보상부에서는 연산속도를 높이고 구현면적을 줄이기 위하여 삼각 함수 부와 complex multiplier를 통합한 pipeline CORDIC 구조를 제안한다.
이 논문에서는 OFDM 통신 방식인 IEEE 802.11a WLAN의 저전력 주파수 옵셋 동기화기 구조를 제안하였다, 주파수 옵셋 동기화기의 핵심 블록인 옵셋 추정부와 옵셋 보상부의 세부 설계를 통하여 제안 구조의 효율성을 보였다. 옵셋 추정부는 구현 면적을 줄이기 위해 sequential CORDIC을 사용하되 연산 속도를 높이기 위하여 2 stage sequential 방식을 제안하였다.

제안 방법

V 첨자를 붙인 것은 벡터 모드를 나타낸다. 空의 MSB를 테스트하여 벡터의 회전방향을 제어하도록 설계하였다. 즉, MSB를테스트한 务 제어신호가 0(양수)이면 벡터를 시계방향으로 회전하도록 제어한다.
그림 6에서 초기값 X*와 珞는 각각 보상받아야 할 2와 q로 세팅하며 以은 0으로 세팅한다. 그림 6에서 보듯이 제안구조의 sta增e와 stage 사이에 3개의 레지스터를 사용하여 clock으로 stage를 구분하도록 설계하였다. CORDIC 정세도는 16회로 설정하였으므로 첫 번째 샘플에 대한 보상만 16 clock이 필요하고 두 번째 샘플에 대한 보상은 바로 다음 clock에 출력된다.
대략 주파수 옵셋 보상에서는 벡터 회전 연산을 Long training symboMl 대하여 128번 반복하여야한다. 따라서 이 연산에서는 고속처리가 관건이므로 Hpeline CORDIC 구조를 제안한다. CORDIC 정세도는 16회로 설정하였으므로 첫 번째 샘플에 대한 보상만 16 clock 이 필요하고 두 번째 샘플에 대한 보상은 바로 다음 dock에 출력된다.
대략 주파수 옵셋 보상에서는 식 (4) 의연산을 Long training symbol에 대하여 128번 반복하여야 한다. 따라서 이 연산에서는 고속처리가 관건이므로 그림 6과 같은 Hpeline CORDIC 구조를 제안한다. 그림 6에서 초기값 X*와 珞는 각각 보상받아야 할 2와 q로 세팅하며 以은 0으로 세팅한다.
벡터와 비교하였다. 또한 완성된 RTL 코드는 Synopsys Design Qmplier 합성 툴을 사용하여 제안구조의 구현 면적을 simulation하였으며 합성을 위하여 매그나칩 0.25-Micron 2.5V 공정을 사용하였다. 그림 9 는 합성 툴을 사용한 전체 블록에 대한 schematic이다 제안 구조의 합성 후 schematice 그림 10, 11, 12와 같다.
완성된 RTL 코드는 Synopsys Design Complier로 합성하여 제안 구조에 대한 구현 면적을 실험하였다. 먼저 Matlab으로 Short training symbol 160개와 Long training symbol 160개의 Preamble 신호를 만들고, 80 개의 Header, QPSK로 매핑된 320개의 Data 인 Payload 신호를 만들었다. 이 신호가 실험에 사용된 송신 신호가 되며 그림 8과 같다.
11a WLAN의 저전력 주파수 옵셋 동기화기 구조를 제안하였다, 주파수 옵셋 동기화기의 핵심 블록인 옵셋 추정부와 옵셋 보상부의 세부 설계를 통하여 제안 구조의 효율성을 보였다. 옵셋 추정부는 구현 면적을 줄이기 위해 sequential CORDIC을 사용하되 연산 속도를 높이기 위하여 2 stage sequential 방식을 제안하였다. 옵셋보상부는 Hpeline CORDIC을 사용하여 구현 면적을 줄임과 동시에 계산 속도를 높일 수 있었다.
비교하였다. 완성된 RTL 코드는 Synopsys Design Complier로 합성하여 제안 구조에 대한 구현 면적을 실험하였다. 먼저 Matlab으로 Short training symbol 160개와 Long training symbol 160개의 Preamble 신호를 만들고, 80 개의 Header, QPSK로 매핑된 320개의 Data 인 Payload 신호를 만들었다.
이와 같은 문제를 해결하기 위해 1 clock에 벡터를 한번만 회전시키는 淑juential CORDIC 구조가 사용되고 있다. 이 논문에서는 critical timing path의 문제를 해소하기 위해 sequential (BRDIC 방식을 사용하며, 최종 0값을 구해내는데 소요되는 clock을 줄이기 위해서 1 clock에 CORDIC 벡터모드 연산을 두 번 수행하는 그림 4와 같은 구조를 제안한다. 제안된 8RDIC 추정부는 최종 d 값을 구해내는데 총 8 clock 이 소요된다.
벡터 모드 CORDIC을 사용하면 쉽게 벡터의 각도를 계산할 수 있다. 이 논문에서는 추정 성능에 영향을 미치는 CORDIC 연산 반복 횟수는 16회로 정하였다. 제안된 CORDIC 추정부는 구현면적을 줄이기 위해 Sequential 방식으로 CORDIC 벡터 모드를 구현하되 연산 속도를 높이기 위하여 한번에 2 stage씩 연산하는 2 stage sequential 방식을 제안한다.
이 절에서는 제안 구조에 대하여 Verilog나mL로 simulation을 수행하여 출력 값을 MatLab에서 만든 테스트 벡터와 비교하였다. 또한 완성된 RTL 코드는 Synopsys Design Qmplier 합성 툴을 사용하여 제안구조의 구현 면적을 simulation하였으며 합성을 위하여 매그나칩 0.
CORDIC Multiplier는 대략 주파수옵셋 보상을 위하여 Long training symbol 128 샘플의옵셋을 보상한다. 제안된 CORDIC MultipHer 구조를 MatLab으로 구현하여 옵셋을 보상하였다. 표 2는 128 개 중에서 32 샘플의 Long training symbol의 보상 결과 값을 보여준다.
이 논문에서는 추정 성능에 영향을 미치는 CORDIC 연산 반복 횟수는 16회로 정하였다. 제안된 CORDIC 추정부는 구현면적을 줄이기 위해 Sequential 방식으로 CORDIC 벡터 모드를 구현하되 연산 속도를 높이기 위하여 한번에 2 stage씩 연산하는 2 stage sequential 방식을 제안한다. 즉 총 8번 반복 연산하여 。값을 계산하도록 설계한다.

대상 데이터

■ 식 (1)에서 Ze 샘플의 수이다. 대략추정의 경우에는 16개의 샘플을 이용하고 미세추정의 경우에는 64개의 샘플을 이용한다. 과 扁*은 _", 각각 n번째 심볼과 그 이전 심볼 n-1 번째의 /c번째 샘플을 나타낸다.

데이터처리

제안 구조를 검증하기 위하여 먼저 Matlab으로 Short training symbol 과 Long training symbol 의 Preamble 신호를 만들어 실험을 진행하였고 Verilog- HDL로 코딩하여 출력 값을 테스트 벡터와 비교하였다. 완성된 RTL 코드는 Synopsys Design Complier로 합성하여 제안 구조에 대한 구현 면적을 실험하였다.

이론/모형

옵셋 동기화의 순서로 이루어진다. 먼저 신호 검출은 이미 알고 있는 Short training symbol-2]- 수신단의 %부터 $7의 Cross-correlation 방법을 이용하여 peakdetection0] 7개가 되면 start signal을 출력하게 된다. 그리고 $8부터 의 Short training symbol# 이용하여 옵셋 각도를 계산하고(추정) 128개의 Long training symbol에 옵셋 각도를 보상함으로써 대략 (Coarse) 주파수 옵셋 동기화를 마치게 된다.

성능/효과

세부 구조인 Auto-corelator, CORDIC 추정부, CORDIC Multiplier의 구현 면적은 각각 182, 516 em2, 31, 570 而七 13, 816 μ, 展로 계산되었으며 제안 구조 총구현 면적은 352, 252 中静로 계산되었다.
지난 절에서 기술한 IEEE 802.11a 주파수 옵셋 동기화 알고리즘을 저전력으로 구현하기 위하여 CORDIC 알고리즘을 사용하는 것이 효과적이다.〔6~8] CORDIC을사용한 제안된 주파수 옵셋 동기화기의 전체 블록 도는 그림 3과 같다’

참고문헌 (8)

J. Granado, A. Torralba, J. Chavez, and V. Baena-Lecuyer, "Design of an efficient CORDIC-based architecture for synchronization in OFDM," IEEE Trans. Consum. Electron., vol. 52, No. 3, pp.774-782, Aug. 2006.

상세보기
A. R. S. Bahai, B. R. Saltzberg, and M. Ergen, "Multi-Carrier Digital Communications: Theory and Applications of OFDM", Springer, New York, 2004.
K. I. Lee, J. Kim, J. Lee, and Y. S. Cho "A Compact CORDIC Algorithm for Synchronization of Carrier Frequency Offset in OFDM Modems," IEICE Trans. Commun. vol. E89-B, no. 3, pp. 952-954, Mar. 2006.

상세보기
IEEE, Wireless MAC and PHY Specifications: High Speed Physical Layer in the 5 GHz Band, P802.11a.D7.0, July 1999.
J. J. van de Beek, M. Sandell, and P. O. Borjesson, "ML estimation of time and frequency offset in OFDM systems," IEEE Trans. Signal Process., vol. 45, no. 7, pp. 1800-1805, Jul. 1997.

상세보기
Y. H. Hu, "CORDIC-based VLSI architectures for digital signal processing," IEEE Signal Process. Mag., vol.9, pp. 17-35, Jul. 1992.
S. Chang and E. J. Powers, "An efficient frequency offset estimation in OFDM-based WALANS systems", Electronics Letters, vol 39, no. 21, pp. 1554-1555, 2003.

상세보기
Z. R. Cheng, M. Gao, L. Li, D. Zhang, and Y. Song, "A design of modified CORDIC-based cosine and sine generator." IEEE 5th International Conference on ASIC, vol.2, pp. 765-768, Oct. 2003.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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