3차원 Si 칩 패키징 공정을 위한 비아 홀(TSV: Through-Si-Via) 및 Au 시드층 형성, 전기 도금을 이용한 Cu 충전기술과 범핑 공정 단순화에 관하여 연구하였다. 비아 홀 형성을 위하여 $SF_6$ 와 $C_4F_8$ 플라즈마를 교대로 사용하는 DRIE(Deep Reactive Ion Etching) 법을 사용하여 Si 웨이퍼를 에칭하였다. 1.92 ks동안 에칭하여 직경 40 ${\mu}m$, 깊이 80 ${\mu}m$의 비아 홀을 형성하였다. 비아 홀의 옆면에는 열습식 산화법으로 $SiO_2$ 절연층을, 스퍼터링 방법으로 Ti 접합층과 Au 시드층을 형성하였다. 펄스DC 전기도금법에 의해 비아 홀에 Cu를 충전하였으며, 1000 mA/$dm^2$ 의 정펄스 전류에서 5 s 동안, 190 mA/$dm^2$의 역펄스 조건에서 25 s 동안 인가하는 조건으로 총 57.6 ks 동안 전기도금하였다. Si 다이 상의 Cu plugs 위에 리소그라피 공정 없이 전기도금을 실시하여 Sn범프를 형성할 수 있었으며, 심각한 결함이 없는 범프를 성공적으로 제조할 수 있었다.
3차원 Si 칩 패키징 공정을 위한 비아 홀(TSV: Through-Si-Via) 및 Au 시드층 형성, 전기 도금을 이용한 Cu 충전기술과 범핑 공정 단순화에 관하여 연구하였다. 비아 홀 형성을 위하여 $SF_6$ 와 $C_4F_8$ 플라즈마를 교대로 사용하는 DRIE(Deep Reactive Ion Etching) 법을 사용하여 Si 웨이퍼를 에칭하였다. 1.92 ks동안 에칭하여 직경 40 ${\mu}m$, 깊이 80 ${\mu}m$의 비아 홀을 형성하였다. 비아 홀의 옆면에는 열습식 산화법으로 $SiO_2$ 절연층을, 스퍼터링 방법으로 Ti 접합층과 Au 시드층을 형성하였다. 펄스 DC 전기도금법에 의해 비아 홀에 Cu를 충전하였으며, 1000 mA/$dm^2$ 의 정펄스 전류에서 5 s 동안, 190 mA/$dm^2$의 역펄스 조건에서 25 s 동안 인가하는 조건으로 총 57.6 ks 동안 전기도금하였다. Si 다이 상의 Cu plugs 위에 리소그라피 공정 없이 전기도금을 실시하여 Sn 범프를 형성할 수 있었으며, 심각한 결함이 없는 범프를 성공적으로 제조할 수 있었다.
Formation of TSV (Through-Si-Via) with an Au seed layer and Cu filling to the via, simplification of bumping process for three dimensional stacking of Si dice were investigated. In order to produce the via holes, the Si wafer was etched by a DRIE (Deep Reactive Ion Etching) process using $SF_6$...
Formation of TSV (Through-Si-Via) with an Au seed layer and Cu filling to the via, simplification of bumping process for three dimensional stacking of Si dice were investigated. In order to produce the via holes, the Si wafer was etched by a DRIE (Deep Reactive Ion Etching) process using $SF_6$ and $C_4F_8$ plasmas alternately. The vias were 40 ${\mu}m$ in diameter, 80 ${\mu}m$ in depth, and were produced by etching for 1.92 ks. On the via side wall, a dielectric layer of $SiO_2$ was formed by thermal oxidation, and an adhesion layer of Ti, and a seed layer of Au were applied by sputtering. Electroplating with pulsed DC was applied to fill the via holes with Cu. The plating condition was at a forward pulse current density of 1000 mA/$dm^2$ for 5 s and a reverse pulse current density of 190 mA/$dm^2$ for 25 s. By using these parameters, sound Cu filling was obtained in the vias with a total plating time of 57.6 ks. Sn bumping was performed on the Cu plugs without lithography process. The bumps were produced on the Si die successfully by the simplified process without serious defect.
Formation of TSV (Through-Si-Via) with an Au seed layer and Cu filling to the via, simplification of bumping process for three dimensional stacking of Si dice were investigated. In order to produce the via holes, the Si wafer was etched by a DRIE (Deep Reactive Ion Etching) process using $SF_6$ and $C_4F_8$ plasmas alternately. The vias were 40 ${\mu}m$ in diameter, 80 ${\mu}m$ in depth, and were produced by etching for 1.92 ks. On the via side wall, a dielectric layer of $SiO_2$ was formed by thermal oxidation, and an adhesion layer of Ti, and a seed layer of Au were applied by sputtering. Electroplating with pulsed DC was applied to fill the via holes with Cu. The plating condition was at a forward pulse current density of 1000 mA/$dm^2$ for 5 s and a reverse pulse current density of 190 mA/$dm^2$ for 25 s. By using these parameters, sound Cu filling was obtained in the vias with a total plating time of 57.6 ks. Sn bumping was performed on the Cu plugs without lithography process. The bumps were produced on the Si die successfully by the simplified process without serious defect.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 연구에서는 비아 홀 형성 및 비아 홀 내부에 Au 시드층을 형성하고, 그 위에 Cu 합금을 충전한 후 리소그라피 공정을 사용하지 않고 범프를 제조하는 범핑 공정 단순화에 대하여 보고하고자 한다.
제안 방법
3. 리소그라피 공정 없이 전기도금법에 의해 Sn 범프를 Si 칩 비아 홀의 Cu 충전부 상에 직접 제조하였다. 도금된 범프는 칩 상에 대체로 균일하게 형성되었다.
3차원 Si 적층을 위해 웨이퍼 상의 비아 내에 Cu 전기 도금 충전 및 리소그라피 공정을 생략한 범핑 공정 단순화에 대해 연구한 결과 다음과 같은 결론을 얻었다.
5×5 mm 크기의 Si 칩 상의 비아 홀을 Cu로 충전하는 실험을 진행하였다.
1에 실험에 사용된 도금장치를 나타내었다. Cu가 충전된 Si칩에 범프를 제조하기 위하여 Si웨이퍼를 백그라인딩(back grinding)한 후, 리소그라피 공정 없이 Cu가 충전된 비아 홀 상에 직접 Sn 범핑 전기도금을 실시하였다.
도금한 시편은 분석을 위하여 마운팅한 후 연마하여 비아 홀의 모양, Ti/Au 층과 Cu 충전, 범프 상태들을 관찰 하였다. 비아 홀의 모양 및 충전된 모양은 FE-SEM(field emission scanning electron microscopy)를 이용하여 관찰하였으며, Ti층과 Au 층은 EDS(energy dispersive X-ray spectroscopy)를 이용하여 분석하였다.
도금한 시편은 분석을 위하여 마운팅한 후 연마하여 비아 홀의 모양, Ti/Au 층과 Cu 충전, 범프 상태들을 관찰 하였다. 비아 홀의 모양 및 충전된 모양은 FE-SEM(field emission scanning electron microscopy)를 이용하여 관찰하였으며, Ti층과 Au 층은 EDS(energy dispersive X-ray spectroscopy)를 이용하여 분석하였다.
대상 데이터
1. SF6 와 C4F8를 이용한 DRIE (Deep Reactive Ion Etching) 공정을 통하여 Si 웨이퍼 상에 지름 40 µm, 깊이 80 µm의 비아 홀을 형성하였으며, Cu 충전시 안정한 전류 공급을 위해 선정한 Au 시드층은 비아 홀벽면에 양호 하게 증착되었다.
도금액은 CuSO4·5H2O, H2SO4, Cl와 소량의 첨가제로 구성된다. 도금은 상온에서 행하였으며, 전 극으로는 비아 홀이 형성된 실리콘 웨이퍼를 음극으로, Cu 볼을 양극으로 사용하였다. Fig.
실험을 위해서 지름 100 mm, 두께 500 µm의 p-type Si 웨이퍼가 사용되었다.
웨이퍼를 5×5 mm의 크기로 284개의 칩으로 나누었다.
성능/효과
2. Au 증착된 비아 홀에 전류밀도 1000 mA/dm2에서 5s 동안 정펄스를 인가하고, 190 mA/dm2 에서 25s간 역펄스의 펄스전류를 인가하여, 결함 없이 Cu를 비아에 충전하였다.
5 µm의 반경이 보고되기도 하였다.5) 모서리부의 반경은 SF6 의 압력과 유속에 관계가 있으며, 반경이클 경우 응력 집중을 완화시킬 수 있다.
20, 21) 이러한 공정들은 시간뿐만 아니라 공정에 따른 비용도 큰 문제가 되고 있다. 그러나 본 연구에서와 같이 칩 크기 수준이지만 리소그라피와 관련된 5-6개 공정을 생략하여 전기 도금법으로 Sn 범프를 형성할 수 있었으며, 이를 이용한 단순화된 범핑공정은 3차원 비아 홀 적층 실장에서 원가 절감과 생산성 향상에 기여할 수 있는 기초기술로 제안할 수 있었다. 향후에는 웨이퍼 수준의 크기에 리소그라피 공정 없이 범프를 제조할 수 있는 연구가 필요할 것으로 판단된다.
본 연구를 통하여 전기도금법을 이용하여 리소그라피 공정없이 Sn 범프를 성공적으로 제조할 수 있었다. 리소그라피 공정에 의하여 Sn 범프를 제조할 경우 PR (photoresist) 코팅, film 마스킹, UV(Ultraviolet) 노광, patterning, PR(photoresist) 제거 등 여러 단계의 공정이 필요하다.
에칭과 보호층의 증착을 반복하는 과정에서 형성된 부채꼴의 평균 폭은 0.72 µm이며, 깊이는 0.23 µm를 나타났다.
후속연구
4. TSV 상의 범핑 공정에서 리소그라피와 관련된 PR(photoresist) 코팅, 노광, 현상, 제거, 세척 등의 공정을 생략하여 단순화한 3차원 적층 실장의 기초적 연구결과를 제시하였으며, 향후 웨이퍼 수준의 범핑 연구가 필요하다.
향후에는 웨이퍼 수준의 크기에 리소그라피 공정 없이 범프를 제조할 수 있는 연구가 필요할 것으로 판단된다. 또한 형성된 범프를 이용하여 3차원 적층 및 열응력 테스트와 같은 신뢰성 연구22)도 진행되어야 할 것으로 판단된다.
그러나 본 연구에서와 같이 칩 크기 수준이지만 리소그라피와 관련된 5-6개 공정을 생략하여 전기 도금법으로 Sn 범프를 형성할 수 있었으며, 이를 이용한 단순화된 범핑공정은 3차원 비아 홀 적층 실장에서 원가 절감과 생산성 향상에 기여할 수 있는 기초기술로 제안할 수 있었다. 향후에는 웨이퍼 수준의 크기에 리소그라피 공정 없이 범프를 제조할 수 있는 연구가 필요할 것으로 판단된다. 또한 형성된 범프를 이용하여 3차원 적층 및 열응력 테스트와 같은 신뢰성 연구22)도 진행되어야 할 것으로 판단된다.
질의응답
핵심어
질문
논문에서 추출한 답변
3차원 패키징 기술에 존재하는 문제점은?
이를 해결하기 위하여 좁은 공간에 칩을 여러장 적층 시키는 3차원 패키징 기술이 연구되고 있다.1-3) 그러나 3차원 패키징 기술은 높은 제조 단가, 제조의 어려움, 열 충격에 의한 손상 등의 문제점이 있다
Cu로 비아 홀을 충전하는 방법인 전해도금법 및 무전해 도금법은 어떤 문제를 갖고 있는가?
Cu로 비아 홀을 충전하는 방법에는 전해도금법1-5) 과 무전해 도금법13)이 있다. 이러한 도금법은 비아 홀을 충전 하는 동안 void나 fillets과 같은 결함을 형성하기도 하며1, 13, 14), 이러한 결함을 막기 위한 노력들이 진행되고 있다.13, 15, 16, 23) 또, 3차원 적층을 위한 Si 웨이퍼 상의 기존 범핑 과정은 리소그라피 공정을 포함하고 있어서 복잡하며 공정 원가가 증가하고 생산성이 떨어진다.
Cu를 비아 홀의 시드층으로 사용하는 이유는?
비아 홀의 시드층으로는 낮은 가격과 낮은 전기저항성 때문에 Cu가 널리 이용되고 있으나1, 4, 7, 8), 비아 홀과의 접합력이 좋지 않은 문제점이 있다.9, 10) 만약 Cu 시드층이 잘 형성되지 않았을 경우에는 전기도금에 의한 Cu 비아 홀 충전시 심각한 문제를 야기할 우려가 있다.
참고문헌 (23)
K. Takahashi, H. Terao, Y. Tomita, Y. Yamaji, M. Hoshino, T. Sato, T. Morifuji, M. Sunohara and M. Bonkohara, "Current Status of Research and Development for Three-Dimensional Chip Stack Technology", Jpn J. Appl. Phys., 40, 3032 (2001).
S. F. Al-sarawi, Derek and P. D. Franzon, "A Review of 3Dpackaging technology", IEEE Trans CPMT-part B., 21(1), 2 (1998).
K. Hara, Y. Kurashima, N. Hashimoto, K. Matsui, Y. Matsuo, I. Miyazawa, T. Kobayashi, Y. Yokoyama and M. Fukazawa, "Optimization for Chip Stack in 3-D Packaging", IEEE Trans. Adv. Packag., 28(3), 367 (2005).
K. Ishihara, C. F. Yung, A. A. Ayon and M. A. Schmidt, "An Inertial Sensor Technology Using DRIE and Wafer Bonding with Interconnecting Capability", J. Microelectromech. sys., 8(4), 403 (1999).
R. Nagarajan, K. Prasad, L. Ebin and B. Narayanan, "Development of dual etch via tapering process for through-silicon interconnection", Sensors and Actuators A., 139(1-2), 323 (2007).
K, S. Chen, A. A. Ayn, X. Zhang and S. M. Spearing, "Effect of Process Parameters on the Surface Morphology and Mechanical Performance of Silicon Structures After Deep Reactive Ion Etching (DRIE)", J. Microelectromechamical sys., 11(3), 264 (2002).
Yu, A., N. Khan, G. Archit, D. Pinjala, K. Toh, V. Kripesh,S. Yoon and J. H. Lau, "Development of silicon carriers with embedded thermal solutions for high power 3-D package", Proceed. 58th Electron. Compon. and Tech. Conf., IEEE. 24 (2008).
G. Ritter, P. McHugh, G. Wilson and T. Ritzdorf, "Two- and three-dimensional numerical modeling of copper electroplating for advanced ULSI metallization", Solid State Electron., 44(5), 797 (2000).
H. H. Hsu, K. H. Lin, S. J. Lin and J. W. Yeh, "Electroless Copper Deposition for Ultralarge-Scale Integration", J. Electrochem. Soc., 148(1), C47 (2001).
B. S. Kang, S. M. Lee, J. S. Kwak, D. S. Yoon and H. K. Baik, "The Effectiveness of Ta Prepared by Ion-Assisted Deposition as a Diffusion Barrier Between Copper and Silicon", J. Electrochem. Soc., 144(5), 1807 (1997).
S. S. Wong, C. Ryu, H. Lee, A. L. S. Loke, K. W. Kwon, S. Bhattacharya, R. Eaton, R. Faust, B. Mikkola, J. Mucha and J. Ormando, "Barrier/seed layer requirements for copper interconnects", Interconnect Tech. Conference, San Francisco, USA, 107 (1998),
M. S. Yoon, "Introduction of TSV (Through Silicon Via) Technology(in korean)", J. Microelectron. Packag. Soc, 16(1), 1 (2009).
P. P. Lau, C. C. Wong and L. Chan, "Improving electroless Cu via filling with optimized Pd activation", Appl. Surf. Sci., 253(5), 2357 (2006).
K. Takahashi, M. Umemoto, N. Tanaka ,K. Tanida, Y. Nemoto, Y. Tomita, M. Tago and M. Bonkohara, "Ultra-high-density interconnection technology of three-dimensional packaging", Microelectron. Relia., 43(8), 1267 (2003).
E. Webb, C. Witt, T. Andryuschenko and J. Reid, "Integration of thin electroless copper films in copper interconnect metallization", J. Appl. Electrochem., 34(3), 291 (2004).
C. H. Lee, A. R. Kim, S. K. Kim, H. C. Koo, S. K. Cho and J. J. Kim, "Two-step filling in Cu electroless deposition using a concentration-dependent effect of 3-N,N-dimethylaminodithiocarbamoyl- 1-propanesulfonic acid", Electrochem. and Sol. St. Lett., 11(1), D18 (2008).
C. C. Hu and C. M. Wu, "Effects of deposition modes on the microstructure of copper deposits from an acidic sulfate bath", Surf. and Coat. Tech., 176(1), 75 (2003).
P. Tsay and C. C. Hu, "Non-anomalous codeposition of ironnickel alloys using pulse-reverse electroplating through means of experimental strategies", J. Electrochem. Soc., 149(10), C492 (2002),
S. J. Hong, J. H. Jun, J. P. Jung, Michael Mayer and Y. Norman Zhou, "Sn bumping without Photoresist mould and Si dice stacking for 3D packaging", IEEE Trans. Adv. Pack., 33, (2010), in press.
P. Dixit, C. W Tan, L. Xu, N. Lin,J. Miao, J. Pang, P. Backus and R. Preisser, "Fabrication and characterization of fine pitch on-chip copper interconnects for advanced wafer level packaging by a high aspect ratio through AZ9260 resist electroplating" J. Miceomech. and Microeng., 17, 1078 (2007).
N. P. Pham, D. S. Tezcan, B. Majeed, P. D. Moor, K. Baert, B. Swinnen and W. Ruythooren, "Lithography for Patterning inside through-Si Vias", 2007 9th Electronics Packaging Technology Conference, 120 (2007).
S. H. Hwang, B. J. Kim, S. Y. Jung, H. Y. Lee and Y. C. Joo, "Thermo-Mechanical Analysis of Though-silicon-via in 3D Packaging(in Korean)", J. Microelectron. Packag. Soc , 17(1), 69 (2010).
J. S. Bae, G. H. Chang and J. H. Lee, "Electroplating of Copper Using Pulse-Reverse Electroplating Method for SiP Via Filling", J. Microelectron. Packag. Soc. 12(2), 129 (2005).
※ AI-Helper는 부적절한 답변을 할 수 있습니다.