[논문]100% 하드웨어 효율을 갖는 블록기반의 이차원 이산 웨이블렛 변환 필터 설계

김주영; 박태근

100% 하드웨어 효율을 갖는 블록기반의 이차원 이산 웨이블렛 변환 필터 설계
Design of a Block-Based 2D Discrete Wavelet Transform Filter with 100% Hardware Efficiency 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.12 = no.402, 2010년, pp.39 - 47

김주영 (가톨릭대학교 정보통신 전자공학부) , 박태근 (가톨릭대학교 정보통신 전자공학부)

초록
AI-Helper

본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 $N{\times}N$ 이미지를 처리하는데 $N^2(1-2^{-2J})/3$ 사이클이 소요되며 이 때 필요한 저장공간은 약 2MN-3N이다. 기존의 2D DWT 구조와 비교해 보았을 때 하드웨어 효율과 동작 속도가 향상되었으며 두 개의 1D DWT를 직렬로 연결하므로 임계경로를 감소시키기 위해서 최대 4 단까지 파이프라인을 적용하여 임계경로를 향상시킬 수 있다. 제안된 구조는 VerilogHDL로 모델링되고 동부아남 $0.18{\mu}m$ 표준셀로 합성되어 검증되었다.

Abstract ▼ AI-Helper

This paper proposes a fully-utilized block-based 2D DWT architecture, which consists of four 1D DWT filters with two-channel QMF PR Lattice structure. For 100% hardware utilization, we propose a new method which processes four input values at the same time. On the contrary to the image-based 2D DWT which requires large memories, we propose a block-based 2D DWT so that we only need 2MN-3N of storages, where M and N stand for filter lengths and width of the image respectively. Furthermore, the proposed architecture processes in horizontal and vertical directions simultaneously so that it computes the DWT for an $N{\times}N$ image within a period of $N^2(1-2^{-2J})/3$. Compared to existing approaches, the proposed architecture shows 100% of hardware utilization and high throughput rate. However, the proposed architecture may suffer from the long critical path delay due to the cascaded lattices in 1D DWT filters. This problem can be mitigated by applying the pipeline technique with maximum four level. The proposed architecture has been designed with VerilogHDL and synthesized using DongbuAnam $0.18{\mu}m$ standard cell.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 영상 정보의 효과적인 압축을 위해서두 채널 QMF Lattice 필터 기반의 2차원 이산 웨이블렛변환 구조에 대해서 연구하였다.
본 논문에서는 하드웨어 효율이 100%가 되는 2 차원 DWT 필터구조를 제안한다. 전체 구조는 행방향과 열 방향에 대한 DWT를 동시에 계산하기 위해서 두 채널 QMF PR Lattice 필터를 사용한 1 차원 DWT 필터 4 개로 구성된다.

가설 설정

동일한 비교를 위해서 영상 크기는 NxN으로 하였다. ID DWT의 필터 길이는 M이고 J 레벨까지 분해하는 것으로 가정하였다. 직접구현 방식図 은 한 개의 ID DWT를 행방향 분해와 열방향 분해를 위해서 반복 사용하므로 최소의 하드웨어를 사용하지만 매우 성능이 낮고, 병렬 처리방법氏8, 1이은 직접구현 방식에 비해서 우수한 성능을 보여주지만 다수의 필터 뱅크를 사용하므로 VLSI 설계 시 면적 복잡도가 증가한다.
현재 工행 g열 블록에 대한 2D DWT를 수행한다고 가정하자. 식 3에 의해서 외부 입력 «(2切, 2"와 레지스터 UUkrl7\ 멀티플렉서를 통해 HX^U 출력된다.

제안 방법

2차원 。"를 구현하기 위해서 새로운 DFC 및 DCU 구조를 제안한다.
분해 결과인 质幻。;如拍를 2D DWT 필터에 입 력하기 위해서 새로운 DFC 구조를 제안한다.
전체 구조는 행방향과 열 방향에 대한 DWT를 동시에 계산하기 위해서 두 채널 QMF PR Lattice 필터를 사용한 1 차원 DWT 필터 4 개로 구성된다. 간축에 의한 휴면 동작 구간동안 다른 해상도의 레벨을 수행하는 [9]와 [12]의 중첩 스케줄링과 달리 J 레벨까지 수행하는 경우 2丿 >< 2丿의 블록 단위로 지그재그 스캔 하여 블록 내의 짝수 행과 홀수 행의 현재 입력 샘플과 이전 샘플을 동시에 입력 받아 처리함으로써 휴면구간을 없애고 1 레벨부터 J 레벨까지 순차적으로 처리하여 하드웨어 효율이 100%가 되는 2 차원 DWT 구조를 설계하였다. 또한 새로운 스케줄링에 맞게 입력 데이터를 적절히 구성해주는 DFC(Data Format Converter)와 중간 데이터의 지연을 제어해주는 DCU(Delay Control Unit) 구조를 제안하였다.
기존의 구조와 본 논문에서 제안하는 구조의 성능을 표 1에서 비교하였다. 동일한 비교를 위해서 영상 크기는 NxN으로 하였다.
제안하는 2D DWT의 처리 방법을 지원하기 위해 최소한의 레지스터를 사용하는 DFC와 DCU 구조를 설계하였다. 긴 임계경로로 인해 동작 속도가 느리다는 단점을 해결하기 위해 파이프라인 구조를 제안하였다.
간축에 의한 휴면 동작 구간동안 다른 해상도의 레벨을 수행하는 [9]와 [12]의 중첩 스케줄링과 달리 J 레벨까지 수행하는 경우 2丿 >< 2丿의 블록 단위로 지그재그 스캔 하여 블록 내의 짝수 행과 홀수 행의 현재 입력 샘플과 이전 샘플을 동시에 입력 받아 처리함으로써 휴면구간을 없애고 1 레벨부터 J 레벨까지 순차적으로 처리하여 하드웨어 효율이 100%가 되는 2 차원 DWT 구조를 설계하였다. 또한 새로운 스케줄링에 맞게 입력 데이터를 적절히 구성해주는 DFC(Data Format Converter)와 중간 데이터의 지연을 제어해주는 DCU(Delay Control Unit) 구조를 제안하였다. 본 논문의 구성은 다음과 같다.
본 논문에서 제안하는 구조는 필터 길이 M을 갖는 ID DWT를 사용하는 경우 2M개의 Lattice 필터 뱅크로 구성되고 필터 뱅크마다 2개의 곱셈기와 덧셈 기로 구성된다. 따라서 4M개의 곱셈기와 4M개의 덧셈기를사용한다.
본 논문에서는 임계 경로를 줄이기 위해서 파이프라인을 적용하였으며 제안하는 2D DMT의 스케줄링의 경우 財*, , (0, 0)을 계산하기 위해서 요구되는 ZZ於1(0, 0)값이 4 사이클 전에 발생한다. 따라서 1D DWT의 필터 길이를 M이라고 했을 때 PE 마다 鸟만큼의 파이프라인을 적용하면 71赐> 4인 경우에 100% 의 하드웨어 효율을 유지할 수 없다.
처리할 수 있다. 본 연구에서는 2八乂 2丿 크기의 블록으로 NxN 이미지를 나누고 블록 단위로 1레벨부터 J레벨까지 순차적으로 처리함으로써 Q(MV) 의 메모리 복잡도를 갖는다. 제안하는 2D DWT의 처리 방법을 지원하기 위해 최소한의 레지스터를 사용하는 DFC와 DCU 구조를 설계하였다.
필터구조를 제안한다. 전체 구조는 행방향과 열 방향에 대한 DWT를 동시에 계산하기 위해서 두 채널 QMF PR Lattice 필터를 사용한 1 차원 DWT 필터 4 개로 구성된다. 간축에 의한 휴면 동작 구간동안 다른 해상도의 레벨을 수행하는 [9]와 [12]의 중첩 스케줄링과 달리 J 레벨까지 수행하는 경우 2丿 >< 2丿의 블록 단위로 지그재그 스캔 하여 블록 내의 짝수 행과 홀수 행의 현재 입력 샘플과 이전 샘플을 동시에 입력 받아 처리함으로써 휴면구간을 없애고 1 레벨부터 J 레벨까지 순차적으로 처리하여 하드웨어 효율이 100%가 되는 2 차원 DWT 구조를 설계하였다.
제안된 구조는 VerilogHDL를 이용하여 모델링 되었고, 시뮬레이션을 통해 검증되었으며 동부아남 0.18/zm 표준셀을 사용하여 합성 및 검증되었다. [12]에서 제안된 필터계수의 양자화와 비트 폭을 그대로 사용하므로 PSNR 성능은 동일하다.
구성된 제안된 2D DWT 구조이다. 제안된 구조는 행방향과 열방향 ID DWT를 동시에 처리하기 위해서 2M의 필터 길이를 갖는 4개의 ID DWT Lattice 필터로 구성되어 있다. 입출력 구조를 그림 4와 같이 정의 하였을 경우 제안한 스케줄링을 수식으로 표현할 수 있으며 VY^L! {x, j, j, tr, tc) = L珥)의 관계를 갖는다.
본 연구에서는 2八乂 2丿 크기의 블록으로 NxN 이미지를 나누고 블록 단위로 1레벨부터 J레벨까지 순차적으로 처리함으로써 Q(MV) 의 메모리 복잡도를 갖는다. 제안하는 2D DWT의 처리 방법을 지원하기 위해 최소한의 레지스터를 사용하는 DFC와 DCU 구조를 설계하였다. 긴 임계경로로 인해 동작 속도가 느리다는 단점을 해결하기 위해 파이프라인 구조를 제안하였다.

성능/효과

0)값이 4 사이클 전에 발생한다. 따라서 1D DWT의 필터 길이를 M이라고 했을 때 PE 마다 鸟만큼의 파이프라인을 적용하면 71赐> 4인 경우에 100% 의 하드웨어 효율을 유지할 수 없다. 따라서 본 논문에서 제안하는 2D DWT 구조는 100%의 하드웨어 효율을 유지하기 위해서 그림 8과 같이 파이프라인을 최대 4단까지 삽입할 수 있다.
따라서 1D DWT의 필터 길이를 M이라고 했을 때 PE 마다 鸟만큼의 파이프라인을 적용하면 71赐> 4인 경우에 100% 의 하드웨어 효율을 유지할 수 없다. 따라서 본 논문에서 제안하는 2D DWT 구조는 100%의 하드웨어 효율을 유지하기 위해서 그림 8과 같이 파이프라인을 최대 4단까지 삽입할 수 있다. 旦가 0인 경우는 파이프라인을 적용하지 않은 것과 같고 1 이상인 경우 2D DWT는 Pd 사이클의 Latency를 갖는다.
100%의 하드웨어 효율을 갖는 직접구현 방법风와 비교했을 때 수행시간이 짧고 요구하는 레지스터의 수가 적다. 따라서 제안된 2D DWT의 새로운 스케줄링을 적용함으로써 100%의 효율을 갖는 고속의 2D DWT1 조를 구현할 수 있다.
본 논문에서 제안한 스케줄링과 구조를 통해서 100% 의 하드웨어 효율을 갖는 2D DWT를 구현할 수 있었지만 직렬로 연결된 ID DWT 필터로 인해 긴 임계 경로를 갖게 된다. 그 결과 동작 속도가 느려지는 단점을 가지고 있으며 임계 경로를 줄이기 위한 개선된 구조가 요구된다.
제안된 구조는 100%의 하드웨어 효율을 얻기 위해서 인접한 4개의 입력 값을 2D DWT 필터에 동시에 입력함으로써 휴면 동작 구간을 제거하였으며 4개의 ID DWT 를 사용하므로 1 사이클에 행방향 분해와 열방향 분해를 동시에 처리할 수 있다. 본 연구에서는 2八乂 2丿 크기의 블록으로 NxN 이미지를 나누고 블록 단위로 1레벨부터 J레벨까지 순차적으로 처리함으로써 Q(MV) 의 메모리 복잡도를 갖는다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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