[국내논문]입력 위상 잡음 억제 및 체배 주파수의 듀티 사이클 보정을 위한 VCO/VCDL 혼용 기반의 다중위상 동기회로 A Multiphase DLL Based on a Mixed VCO/VCDL for Input Phase Noise Suppression and Duty-Cycle Correction of Multiple Frequencies원문보기
본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.
본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.
This paper proposed the dual-loops multiphase DLL based mixed VCO/VCDL for a high frequency phase noise suppression of the input clock and the multiple frequencies generation with a precise duty cycle. In the proposed architecture, the dual-loops DLL uses the dual input differential buffer based nMO...
This paper proposed the dual-loops multiphase DLL based mixed VCO/VCDL for a high frequency phase noise suppression of the input clock and the multiple frequencies generation with a precise duty cycle. In the proposed architecture, the dual-loops DLL uses the dual input differential buffer based nMOS source-coupled pairs at the input stage of the mixed VCO/VCDL. This can easily convert the input and output phase transfer of the conventional DLL with bypass pass filter characteristic to the input and output phase transfer of PLL with low pass filter characteristic for the high frequency input phase noise suppression. Also, the proposed DLL can correct the duty-cycle error of multiple frequencies by using only the duty-cycle correction circuits and the phase tracking loop without additional correction controlled loop. At the simulation result with $0.18{\mu}m$ CMOS technology, the output phase noise of the proposed DLL is improved under -13dB for 1GHz input clock with 800MHz input phase noise. Also, at 1GHz operating frequency with 40%~60% duty-cycle error, the duty-cycle error of the multiple frequencies is corrected under $50{\pm}1%$ at 2GHz the input clock.
This paper proposed the dual-loops multiphase DLL based mixed VCO/VCDL for a high frequency phase noise suppression of the input clock and the multiple frequencies generation with a precise duty cycle. In the proposed architecture, the dual-loops DLL uses the dual input differential buffer based nMOS source-coupled pairs at the input stage of the mixed VCO/VCDL. This can easily convert the input and output phase transfer of the conventional DLL with bypass pass filter characteristic to the input and output phase transfer of PLL with low pass filter characteristic for the high frequency input phase noise suppression. Also, the proposed DLL can correct the duty-cycle error of multiple frequencies by using only the duty-cycle correction circuits and the phase tracking loop without additional correction controlled loop. At the simulation result with $0.18{\mu}m$ CMOS technology, the output phase noise of the proposed DLL is improved under -13dB for 1GHz input clock with 800MHz input phase noise. Also, at 1GHz operating frequency with 40%~60% duty-cycle error, the duty-cycle error of the multiple frequencies is corrected under $50{\pm}1%$ at 2GHz the input clock.
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문제 정의
이 논문에서, 저주파 통과 필터 특성을 갖는 입/출력 위상 전달과 체배 주파수의 듀티 사이클 보정을 위하여 VCO/VCDL 혼용기반의 다중 위상 DLL이 제안되었다. 고주파 입력 위상 잡음 억제는 고주파 잡음 필터 없이 간단한 위상 보간 회로를 포함하는 혼용 VCO/VCDL 구조를 사용하여 성취될 수 있다.
가설 설정
(1) 주파수 추적 루프에서, 초기 FBCLK은 최소 주파수로 설정된다. 주파수 검출기(Frequency Detector:FD)의 출력 UP 신호에 의하여 FBCLK의 주파수는 점점 더 증가되고 FD의 두 입력 신호의 주파수가 같아지면, 디지털 값은 레지스터에 저장된다.
제안 방법
이 연구에서는 간단한 혼용 VCO/VCDL 구조를 이용하여 입력 고주파 위상 잡음 억제와 추가적인 보정 제어 루프 없이 체배 주파수의 정확한 듀티 사이클 에러 보정이 가능한 이중 루프 DLL을 제시한다.
시뮬레이션 환경은 실제 칩-온 보드 상에서의 DLL 성능 평가를 고려하여 본딩 와이어 및 오프-칩 채널을 포함한 포스트 시뮬레이션이 수행되었다. 본딩 와이어는 T형 모델이 사용되며 R, L, C 값은 각각 0.
성능/효과
공정 변화에 따른 시뮬레이션 결과에서, 혼용 VCO/VCDL의 동작 주파수는 최소 0.1GHz∼0.7GHz 주파수 범위에서 최대 0.6GHz∼1.3GHz의 주파수 범위를 갖는다.
이 결과에서, 50%의 듀티 사이클을 가지는 CLKIN이 입력될 때, 정적 위상 스큐는 주파수 및 위상 추적 루프 제어에 의하여 약 3±1psec를 가진다.
이 결과에서, 40%∼60%의 듀티 사이클 에러를 갖는 1GHz 입력 클록에 대하여 2GH 체배 주파수의 듀티 사이클 에러는 50±1%로 보정된다.
이 위상 보간 회로의 이중 입력 nMOS의 크기 비는 DLL의 루프 대역폭을 변화시킴으로써 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달과 같은 특성을 갖게 한다. 그 결과로서, DLL의 출력 위상 잡음은 800MHz 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 제시된 DLL은 추가적인 보정 제어 루프 없이 위상 추적 루프를 통하여 넓은 범위의 듀티 사이클 에러를 보정할 수 있다.
그 결과로서, DLL의 출력 위상 잡음은 800MHz 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 제시된 DLL은 추가적인 보정 제어 루프 없이 위상 추적 루프를 통하여 넓은 범위의 듀티 사이클 에러를 보정할 수 있다. 듀티 사이클 에러 보정은 90° 위상 검출기를 이용하여 40%∼60%의 입력 듀티 사이클 에러에 대하여 50±1%이하로 보정된다.
후속연구
듀티 사이클 에러 보정은 90° 위상 검출기를 이용하여 40%∼60%의 입력 듀티 사이클 에러에 대하여 50±1%이하로 보정된다. 따라서 본 제안된 DLL은 입력 위상 잡음이 크게 영향을 미치는 고속 입/출력 인터페이스나 높은 주파수를 요구하는 클록킹 시스템에 적합하게 사용될 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
Phase-Locked Loop(PLL)와 Delay-Locked Loop (DLL)는 어떤 목적을 가지고 사용되는가?
Phase-Locked Loop(PLL)와 Delay-Locked Loop (DLL)는 고속 마이크로프로세서-메모리 인터페이스 및 고속 통신 시스템에서 클록 신호의 스큐(skew)와 지터(jitter)를 줄이기 위하여 광범위하게 사용되고 있다. 일반적으로, 주파수 합성이 요구되지 않는 시스템에 서, DLL은 전원 공급 잡음에 의한 위상 잡음이 Voltage-Controlled Delay Line(VCDL)에 축적되지 않기 때문에 PLL에 비교하여 지터가 낮고 주파수 안정도가 우수하며 디지털 회로로 구현하기가 쉽다.
DLL의 특징은?
Phase-Locked Loop(PLL)와 Delay-Locked Loop (DLL)는 고속 마이크로프로세서-메모리 인터페이스 및 고속 통신 시스템에서 클록 신호의 스큐(skew)와 지터(jitter)를 줄이기 위하여 광범위하게 사용되고 있다. 일반적으로, 주파수 합성이 요구되지 않는 시스템에 서, DLL은 전원 공급 잡음에 의한 위상 잡음이 Voltage-Controlled Delay Line(VCDL)에 축적되지 않기 때문에 PLL에 비교하여 지터가 낮고 주파수 안정도가 우수하며 디지털 회로로 구현하기가 쉽다. 따라서 DLL이 낮은 지터 특성과 안정성 때문에 클록의 동기화나 다중 위상의 클록 신호를 생성하는데 널리 사용된 다.
DLL이 위상 잡음이 크게 영향을 미치는 고속 입/출력 인터페이스나 높은 주파수를 요구하는 클록킹 시스템에 적합하게 사용될 수 있는 이유는?
이 논문에서, 저주파 통과 필터 특성을 갖는 입/출력 위상 전달과 체배 주파수의 듀티 사이클 보정을 위하여 VCO/VCDL 혼용기반의 다중 위상 DLL이 제안되었다. 고주파 입력 위상 잡음 억제는 고주파 잡음 필터 없이 간단한 위상 보간 회로를 포함하는 혼용 VCO/VCDL 구조를 사용하여 성취될 수 있다. 이 위상 보간 회로의 이중 입력 nMOS의 크기 비는 DLL의 루프 대역폭을 변화시킴으로써 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달과 같은 특성을 갖게 한다. 그 결과로 서, DLL의 출력 위상 잡음은 800MHz 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 제시된 DLL은 추가적인 보정 제어 루프 없이 위상 추적 루프를 통하여 넓은 범위의 듀티 사이클 에러를 보정할 수 있다. 듀티 사이클 에러 보정은 90° 위상 검출기를 이용하여 40%∼60%의 입력 듀티 사이클 에러에 대하여 50±1%이하로 보정된다. 따라서 본 제안된 DLL은 입력 위상 잡음이 크게 영향을 미치는 고속 입/출력 인터페이스나 높은 주파수를 요구하는 클록킹 시스템에 적합하게 사용될 수 있다.
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