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문제 정의
- 본 논문에서는 주로 소면적 구현을 위하여 다음과 같은 기법들을 적용한 10비트 lOOMS/s DAC를 제안하였다. 제안하는 DAC는 전류 구동 방식 DAC에서 가장 큰 면적을.
제안 방법
- 그러나 SLM 기법 적용 시 각 CCA로 공급되는 기준 전류가 정확한 배수 관계가 되지 않으면 DAC의 선형성이 심각하게 저하될 수 있으므로 본 논문에서는 NMOS CSA를 단위 전류 원으로 배열하여 구현하는 동시에 센트로이드 구조를 적용하여 전류 부정합을 최소화하였다.
- 차지하는 CCA의 면적을 줄이기 위하여 각 CCA에 독립적인 기준전류를 공급하는 NMOS 기반의 전류 원을 구현함에 따라 MSB 및 ISB CCA의 전류 원채널 폭이 LSB 전류 원의 지수배가 될 필요가 없는 SLM 기법을 채택하였다. 또한, 전류 셀을 이중-캐스코드 구조로 구현하여 작은 크기의 MOS 트랜지스터로 높은 출력 저항을 얻도록 하여 전류 셀의 면적을 추가적으로 줄였다. 집적된 시제품 DAC의 면적은 0.
- 본 논문에서는 각 CCA의 전류 원을 부분적으로 정합시킬 수 있는 세그먼트 부분 정합 (segmented local matching : SLM) 기법 및 이중-캐스코드 구조를 사용하여 전류 셀의 크기를 줄임으로써 전체 칩 면적을 줄였다. 본 논문의 n 장에서는 제안하는 DAC의 전체 구조, m 장에서는 제안하는 DAC의 주요 설계 기법에 대하여 설명한다.
- 된다. 본 논문에서는 작은 크기의 소자로 전류 셀을 구현하여 면적을 줄이는 동시에 기생 커패시터 성분에 의한 고속동작에서의 성능저하를 막기 위하여 MSB 및 ISB CCA에 이중-캐스코드 전류 셀을 사용하였다.
- 13M로 칩 사진은 그림 6과 같다. 시제품 DAC는 3.3V의 전원전압을 인가하고 단일 출력 범위가 1Vp-p일 때, 50Q의 부하 저항을 구동하는 조건에서 측정 및 성능평가가 이루어졌다. 측정 결과, 그림 7과 같이 differential non-linearity (DNL) 및 INLe 각각 최대 -0.
- 전류 셀 스위치 입력의 동기 오차는 더욱큰 글리치를 발생시키므로 통상 DAC 전류 셀 스위치의 구동을 위해서 전류 셀 바로 앞에 래치가 사용된다. 이때 PMOS 트랜지스터의 입력 단을 갖는 전류 셀에서 입력신호의 동기 오차가 발생하여 DIN, DINB가 모두 “H丑GH”가 될 경우 순간적으로 전류 원에 전류가 흐르지 않아 큰 글리치가 발생할 수 있으므로 DIN, DD旧의 교차지점을 전원전압의 중간 값보다 낮게 설계하여 전류셀의 입력 단이 동시에 꺼지지 않게 하는 것이 일반적이며, 본 논문에서는 그 값을 모의실험을 통하여 가장 적절한 성능을 보여주는 0.3V로 결정하였다. 제안하는 DAC는 그림 5와 같은 래치를 사용하였으며, PMOS의 크기를 적절히 조절하여 DIN, DINB의 교차지점을 전원전압의 중간 값보다 낮도록 하였다.
- 제안하는 10비트 100MS/s DAC는 전류 구동 방식으로 전체 구조는 그림 2와 같으며, MSB와 중간 비트 (intermediate significant bit : ISB)는 4비트의 온도계 코드, LSB는 2비트의 이진 가중치 코드로 구성하였다.
- 3V로 결정하였다. 제안하는 DAC는 그림 5와 같은 래치를 사용하였으며, PMOS의 크기를 적절히 조절하여 DIN, DINB의 교차지점을 전원전압의 중간 값보다 낮도록 하였다.
- 제안하는 DAC는 전류 구동 방식 DAC에서 가장 큰 면적을. 차지하는 CCA의 면적을 줄이기 위하여 각 CCA에 독립적인 기준전류를 공급하는 NMOS 기반의 전류 원을 구현함에 따라 MSB 및 ISB CCA의 전류 원채널 폭이 LSB 전류 원의 지수배가 될 필요가 없는 SLM 기법을 채택하였다. 또한, 전류 셀을 이중-캐스코드 구조로 구현하여 작은 크기의 MOS 트랜지스터로 높은 출력 저항을 얻도록 하여 전류 셀의 면적을 추가적으로 줄였다.
- 한편, 제안하는 DAC에서는 전원전압 연결도선을 칩 내부에서 VDDM, VDDI 및 VDDL 등으로 각각 나누어 도선의 길이를 줄이고 얇은 폭의 연결도선을 사용함으로써 면적을 가능한 만큼 줄였다.
대상 데이터
- 제안하는 10비트 100MS/s DAC는 0.13um CMOS 공정으로 제작되었으며, 입력 및 출력 도선과 패드를 제외한 칩 면적은 0.13M로 칩 사진은 그림 6과 같다. 시제품 DAC는 3.
- 제안하는 SLM 기법을 칩으로 구현하기 위하여 우선 각 CCA에 상호 독립적인 기준 전류를 공급하는 NMOS 전류 원 배열 (current source array : CSA) 이 존재하며, MSB와 ISB CCA에는 이중-캐스코드 전류셀이 사용되며, LSB CCA에는 캐스코드 전류 셀이 사용되었다. 밴드 갭 기준 회로 (band- gap reference : BGR)에서 생성되는 0.
- 7V의 기준 전압과 외부 저항 REXT에 의하여 NMOS CSA에 전류가 공급되며, 응용분야의 특성에 따라 REXT를 조정하여 출력 전압의 범위 및 출력 전류의 최대 값을 변경할 수 있다. 한편, 제안하는 DAC는 0.13um CMOS 공정으로 구현되었지만 0~ 1.0V의 단일 출력 범위를 고려하여 일반적인 1.2V 전원전압 및 1.2V용 MOS 트랜지스터를 사용하는 대신 3.3V의 전원전압과 0.13um CMOS 공정에서 사용 가능한 3.3V용 MOS 트랜지스터를 기본적으로 사용하였다.
성능/효과
- 제안하는 DAC는 전류 구동 방식 DAC에서 가장 큰 면적을. 차지하는 CCA의 면적을 줄이기 위하여 각 CCA에 독립적인 기준전류를 공급하는 NMOS 기반의 전류 원을 구현함에 따라 MSB 및 ISB CCA의 전류 원채널 폭이 LSB 전류 원의 지수배가 될 필요가 없는 SLM 기법을 채택하였다.
- 또한, 전류 셀을 이중-캐스코드 구조로 구현하여 작은 크기의 MOS 트랜지스터로 높은 출력 저항을 얻도록 하여 전류 셀의 면적을 추가적으로 줄였다. 집적된 시제품 DAC의 면적은 0.13M 이며, 측정 결과 DNL 및 INL이 각각 최대 -0.73LSB, -0.76LSB 수준이고, lOOMS/s 동작 속도에서 SFDRe 최대 586dB 이다.
- 동작 속도를 갖는 DAC와 면적 등 성능을 비교한 결과를 표 2에 정리하였다. 최대 출력 전류가 커지면 DAC의 면적도 증가함을 고려할 때 제안하는 DAC의 면적이 상당히 작은 것을 알 수 있다.
- 3V의 전원전압을 인가하고 단일 출력 범위가 1Vp-p일 때, 50Q의 부하 저항을 구동하는 조건에서 측정 및 성능평가가 이루어졌다. 측정 결과, 그림 7과 같이 differential non-linearity (DNL) 및 INLe 각각 최대 -0.73LSB, -0.76LSB 수준이다.
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